Linhas de transmiss˜ ao

Assumindo que as linhas usadas para transmitir o sinal de RF de um ponto a outro no layout, sejam linhas sem perdas, ´e poss´ıvel usar um modelo simplificado para o c´alculo das impedˆancias caracter´ısticas e avaliar seu impacto na freq¨uˆencia de opera¸c˜ao (2,45 GHz).

Foram utilizadas linhas de placas paralelas com o terra conectado `a placa inferior para transmis˜ao de sinais RF, com o prop´osito de diminuir o acoplamento de sinal de RF com as outras linhas, o substrato e os elementos do circuito LNA [40]. Assim, as linhas RF tˆem um plano-terra separado por um ´oxido como diel´etrico. Desta forma, ´e necess´ario considerar o efeito do diel´etrico na velocidade de propaga¸c˜ao das ondas. As express˜oes usadas para determinar a permissividade el´etrica efetiva do diel´etrico, a velocidade de propaga¸c˜ao e a impedˆancia caracter´ıstica foram as mesmas usadas para caracterizar microstrips na referˆencia [41]. Como exemplo de

3.3. Considera¸c˜oes de layout 45 0 0.5 1 1.5 2 2.5 3 0 0.5 1 1.5 2 2.5 [V] V_pol [V] (1.64, 1.03) V_ds1 V_ds2 (a) 0 0.02 0.04 0.06 0.08 0.1 0 0.5 1 1.5 2 2.5 [S] V_pol [V] (1.78 V, 29.2e−3 S) g_ds1 g_m2 (b) 0 0.005 0.01 0.015 0.02 0.025 0.03 0.035 0.04 0 0.2 0.4 0.6 0.8 1 Potencia dissipada [W] V_pol [V] (c)

Figura 3.8: (a) Tens˜oes dreno-fonte dos transistores M1 e M2. (b) Transcondutˆancia porta-fonte

do transistor M2 (gm2) e condutˆancia dreno-fonte de M1 (gds1). (c) Dissipa¸c˜ao de potˆencia do

LNA.

c´alculo foi considerado o pior caso, isto ´e, uma linha para transmitir sinal RF de 50 µm de largura implementada na terceira camada de metal e seu respectivo plano de terra implementado na segunda camada de metal. Os resultados indicaram uma constante efetiva do diel´etrico (ef f) de 3,66. Assim, o c´alculo da velocidade de

propaga¸c˜ao pode ser feito como vp = c √ ef f = 1, 5675 · 108 m s , (3.4)

onde c ´e a velocidade da luz (≈ 3 · 108ms−1). Como resultado, para uma linha de 1 mm (caso extremo), o tempo de propaga¸c˜ao ´e de 6.38 ps. Por conseguinte, no caso de ocorrer descasamentos entre linhas de transmiss˜ao, ou entre linhas e termina¸c˜oes, o tempo de propaga¸c˜ao total da onda refletida ser´a 64 vezes menor do que um per´ıodo do sinal, e, dessa forma a onda refletida n˜ao deve afetar o sinal desejado.

3.3. Considera¸c˜oes de layout 46 0 0.01 0.02 0.03 0.04 0.05 0.06 0 0.5 1 1.5 2 2.5 3 Ids [A] V_pol [V] (a) 0 0.01 0.02 0.03 0.04 0.05 0.06 0 0.5 1 1.5 2 2.5 3 gm1 [A/V] V_gs [V] (b) -0.1 -0.05 0 0.05 0.1 0.15 0 0.5 1 1.5 2 2.5 3 g2 [A/V 2] V_gs [V] (0.65, 0.14) (c) -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 1 1.2 0 0.5 1 1.5 2 2.5 3 g3 [A/V 3] V_gs [V] (d)

Figura 3.9: (a) Corrente dreno-fonte dos transistores. (b) Transcondutˆancia porta-fonte do tran- sistor M1(gm). (c) Segunda derivada da corrente em fun¸c˜ao da tens˜ao de porta-fonte do transistor

M1 (g2). (d) Terceira derivada da corrente em fun¸c˜ao da tens˜ao de porta-fonte do transistor M1

(g3).

3.3.2 Capacitores integrados

Foram usados dois tipos de implementa¸c˜ao de capacitores. Os capacitores im- plementados com duas camadas diferentes de polisil´ıcio (POLY1-POLY2), foram utilizados para fazer o acoplamento AC entre a entrada e sa´ıda (Cin e Cout), para

implementar o circuito de casamento na sa´ıda e na entrada (C1 e C2) e para imple-

mentar os capacitores de desacoplamento que garantem o n´ıvel DC, conduzindo as flutua¸c˜oes dos pontos de polariza¸c˜ao e alimenta¸c˜ao para terra. Considerando que o capacitor parasit´ario entre a camada de polisil´ıcio mais baixa (POLY1) e o subs- trato seja significativo (aproximadamente sete vezes), o terminal da placa formada por POLY1 foi conectado no circuito onde menor influˆencia tivesse a capacitˆancia parasita.

3.3. Considera¸c˜oes de layout 47

(a) (b)

Figura 3.10: (a) Detalhe do Layout dos PADs de entrada do LNA. (b) Fotografia dos PADs de entrada do LNA.

O outro tipo de capacitor implementado ´e o formado entre placas de metal. Assim, aumentou-se a ´area comum das linhas de terra e das linhas de alimenta¸c˜ao (Vdd) onde foi poss´ıvel, a fim de incrementar a capacitˆancia de desacoplamento.

3.3.3 P ADs

Devido ao poss´ıvel acoplamento entre as fontes de ru´ıdo pelo substrato e o sinal tanto o de entrada como o de sa´ıda (nos pads de sinal), foi usada uma camada de metal1 conectada a terra para isolar o pad do substrato. Esta solu¸c˜ao aumenta a capacitˆancia entre a camada superior do pad e terra, o que n˜ao ´e desejado. Na tecnologia implementada, os pads devem cumprir a regra de usar o metal2 e o metal3 empilhados para aumentar a resistˆencia mecˆanica vertical do pad, pelo que, a capacitˆancia do pad aumenta consideravelmente. J´a os pads utilizados para terra foram implementados, com os trˆes metais empilhados e inter-conectados por vias.

A disposi¸c˜ao dos pads para conex˜ao com os instrumentos de medida ´e mostrada na figura3.10. Esta configura¸c˜ao deve-se `a especifica¸c˜ao das pontas de prova dispon´ıveis no laborat´orio de medidas.

3.3. Considera¸c˜oes de layout 48

3.3.4 Indutores integrados

Devido ao alto impacto que os indutores integrados tˆem sobre o desempenho do LNA, esta sub-se¸c˜ao apresenta um breve resumo dos t´opicos mais importantes sobre os indutores quadrados on-chip implementados e os modelos usados nas simula¸c˜oes. Recentemente, muitos autores tˆem discutido t´ecnicas para melhorar o fator de qualidade dos indutores integrados em tecnologia CMOS. Entretanto, as t´ecnicas propostas dependem diretamente do processo utilizado. No caso do projeto de o LNA implementado, a tecnologia usada ´e de origem digital com trˆes metais e duas camadas de polisil´ıcio, a qual apresenta uma s´erie de dificuldades para a imple- menta¸c˜ao de indutores integrados, al´em de n˜ao ter `a data de projeto do LNA dados precisos dos parˆametros da tecnologia que influenciam no desempenho dos indutores. A melhor forma de otimizar o projeto dos indutores numa tecnologia dada ´e conhecer os diferentes mecanismos de perdas que diminuem o fator de qualidade dos indutores, para posteriormente minimiz´a-los quanto seja poss´ıvel.

As perdas no alum´ınio devido `a sua resistˆencia f´ısica ´e um dos mecanismos mais influentes. A op¸c˜ao de projeto para diminuir este efeito ´e o aumento da largura do metal da linha do indutor, mas esta solu¸c˜ao aumenta a ´area do indutor, modifica a indutˆancia e aumenta a capacitˆancia parasit´aria entre o indutor e o substrato. Outra solu¸c˜ao, ´e o uso de indutores com duas camadas de metal empilhadas e inter- conectadas por vias, mas esta solu¸c˜ao dever´a ser considerada apenas quando as camadas de metal empilhadas tiverem valores similares de condutividade tal que exista uma redu¸c˜ao consider´avel da resistˆencia. Da mesma forma que na outra al- ternativa, tamb´em aumentar´a a capacitˆancia parasita entre o indutor e o substrato, devido `a diminui¸c˜ao da distˆancia entre o substrato e a camada mais baixa do in- dutor. Al´em disso, h´a o efeito pel´ıcular que come¸ca a ser consider´avel em altas freq¨uˆencias, modificando a distribui¸c˜ao de corrente no alum´ınio e incrementando assim a resistˆencia equivalente.

Perdas induzidas no substrato por acoplamento el´etrico e magn´etico s˜ao outros mecanismos que diminuem o fator de qualidade num indutor integrado. A corrente que flui atrav´es da linha de alum´ınio gera um campo magn´etico em volta do indutor, e este campo magn´etico variante no tempo, por sua vez, produz um campo el´etrico no substrato condutor. Conseq¨uentemente, uma corrente fluir´a no substrato causando dissipa¸c˜ao de energia e reduzindo a indutˆancia efetiva do indutor.

3.3. Considera¸c˜oes de layout 49

Figura 3.11: Defini¸c˜ao das dimens˜oes de projeto do indutor integrado.

A tecnologia CMOS usada apresenta uma resistividade relativamente alta no substrato (19 Ωcm), em compara¸c˜ao a tecnologias de padr˜ao digital com substra- tos altamente dopados (≈ 10−2Ωcm), produzindo uma dissipa¸c˜ao consider´avel de energia no substrato, diminuindo assim, o fator de qualidade. Adicionalmente, a corrente que flui (correntes Eddy) no substrato tem dire¸c˜ao oposta `a corrente que flui na linha de alum´ınio onde foi implementado o indutor. Isto, gerar´a um campo magn´etico oposto ao campo magn´etico do indutor, resultando num decr´escimo da indutˆancia. Assim, uma camada condutora devidamente projetada perto da su- perf´ıcie do substrato, no caso a segunda camada de polisil´ıcio (POLY2), bloquear´a o campo magn´etico que circula pelo substrato, eliminando assim os efeitos pelas correntes induzidas no substrato.

Conhecidos os efeitos, foram feitas simula¸c˜oes em ASIT IC [42] sobre o projeto dos trˆes indutores para determinar a influˆencia das trˆes t´ecnicas mencionadas: au- mento da largura de linha, empilhamento de metais e o uso de camada de bloqueio. N˜ao foi notada melhora relevante na t´ecnica de empilhamento de metais, o qual pode ser explicado devido `a baixa conductividade do metal2 em rela¸c˜ao ao metal3 e ao compromisso no aumento das perdas no substrato. No caso de por uma camada de polisil´ıcio s´olida (levando em conta s´o as perdas por dissipa¸c˜ao, desde que as cor- rentes Eddy n˜ao foram consideradas nas simula¸c˜oes com ASIT IC), n˜ao observou-se aumento no fator de qualidade, o qual pode ser explicado devido ao fato da resis- tividade da camada de P OLY 2 ter um valor similar `a resistividade do substrato (campo magn´etico intenso mais pr´oximo ao substrato). Foi observada uma melhora significativa no uso de linhas de metal mais largas, mas existe o compromisso entre o tamanho do indutor e a freq¨uˆencia de auto-ressonˆancia do indutor.

3.3. Considera¸c˜oes de layout 50 a Rs Rsi Rsi Csi Csi L b (a) a Rs Rsi Rsi Cox Cox Csi Csi Cp L b (b)

Figura 3.12: (a) Modelo PI do indutor integrado usado por ASIT IC. (b) Modelo cl´assico do indutor integrado.

Com as observa¸c˜oes acima, foi usado o comando optsq do ASIT IC para projetar os indutores quadrados. O comando optsq otimiza o Q do indutor em fun¸c˜ao do aumento da largura do metal para uma indutˆancia fixa, uma dimens˜ao de diˆametro externo (dext) fixo, uma faixa de valores de espa¸camento (esp.) e uma faixa de valores de largura. A figura3.11 mostra o indutor do circuito ressoante de sa´ıda Ld

projetado, indicando as diferentes dimens˜oes de projeto usadas.

Para ter uma id´eia dos valores aproximados do diˆametro externo, espa¸camento, largura e n´umero de voltas para um valor de indutˆancia, foi usada a express˜ao para o c´alculo da indutˆancia dada por Mohan [43], implementada para o simulador HSP ICE e mostrada no apˆendice C, na se¸c˜aoC.3.2.

Foram usados dois modelos de indutores nas simula¸c˜oes, o modelo PI (figura

3.12(a)), resultado de ASITIC e o modelo cl´assico (figura 3.12(b)) do indutor inte- grado [44]. Ambos implementados em HSP ICE e ELDO e listados na se¸c˜ao C.3

do apˆendiceC.

3.3.5 Transistores

Os transistores s˜ao desenhados com m´ultiplos transistores em paralelo para re- duzir a capacitˆancia parasit´aria e reduzir a resistˆencia do eletrodo de porta (figura

3.13(a)). Assim, como ´e indicado na express˜ao B.10 do apˆendice B, conectando-se os dois terminais de porta, a resistˆencia do eletrodo de porta ´e diminu´ıda e como conseq¨uˆencia ser´a reduzida sua contribui¸c˜ao de ru´ıdo.

Adicionalmente, os transistores foram rodeados por contatos ao substrato para reduzir o ru´ıdo induzido pela resistˆencia do substrato [45], reduzir o acoplamento do

3.3. Considera¸c˜oes de layout 51

(a) (b)

Figura 3.13: (a) Layout do transistor M1. (b) Detalhe do transistor M1.

(a) (b)

Figura 3.14: (a) Layout do LNA projetado. (b) Fotografia do LNA fabricado.

ru´ıdo pelo substrato e diminuir a posibilidade de ocorrˆencia do efeito latchup. Um detalhe dos contatos ao substrato pode ser observado na parte esquerda e superior da figura 3.13(b).

3.3.6 Layout final

O layout final do circuito ´e mostrado na figura 3.14(a), com uma ´area total de aproximadamente 1 mm2_{. Pode-se notar que os indutores foram alocados em}

fun¸c˜ao da diminui¸c˜ao das trilhas de interconex˜ao entre seus terminais, al´em de ficar isolados, tal que, n˜ao se comprometa a indutˆancia efetiva, diminuindo o acoplamento magn´etico entre os indutores e os elementos do circuito. A figura 3.14(b) mostra uma fotografia do LNA fabricado.