AVALIAÇÃO DE ALTERNATIVAS ARQUITETÔNICAS PARA REDUZIR O CONSUMO DE ENERGIA NA SOCIN NETWORK-ON-CHIP. Avaliação de alternativas arquitetônicas para reduzir o consumo de energia em SoCIN Network-on-Chip.
PROBLEMATIZAÇÃO
Formulação do Problema
Este processador inclui tecnologias voltadas para sistemas com mais de 100 núcleos, tais como: gerenciamento avançado de energia, tecnologias de suporte à transferência de mensagens e arquitetura de comunicação baseada em Networks-on-Chip (NoCs). Networks-on-Chips, segundo Zeferino (2003), são arquiteturas de comunicação comutadas, reutilizáveis e com desempenho escalável, semelhantes às utilizadas em computadores paralelos.
Solução Proposta
OBJETIVOS
Objetivo Geral
Objetivos Específicos
METODOLOGIA
Ainda nesta fase foram analisadas publicações que tratam do consumo de energia aplicado a Networks-on-Chip. Na fase de especificação e projeto foram definidas técnicas de redução de consumo de energia a serem implementadas na rede SoCIN.
ESTRUTURA DO TRABALHO
Foram identificadas técnicas para redução do consumo de energia neste tipo de circuito e também foi realizada uma análise de conceitos relacionados a Networks-on-Chip e descritos os detalhes da rede de referência. Nas fases de implementação e avaliação, técnicas previamente selecionadas foram implementadas e avaliadas quanto à sua eficácia na redução da dissipação de energia.
CONCEITOS BÁSICOS SOBRE ENERGIA ELÉTRICA
Capacitância
Potência dissipada
CIRCUITOS CMOS
Consumo de energia em circuitos CMOS
A principal fonte de dissipação dinâmica de potência é a atividade de chaveamento dos transistores devido à carga e descarga de capacitâncias (KEATING et al., 2007, p. 4). Durante a atividade de comutação dos transistores CMOS, ambos os canais n e p continuam a conduzir eletricidade por um curto período de tempo.
REDUÇÃO DO CONSUMO DE ENERGIA EM CIRCUITOS CMOS
- Clock Gating
- Codificação de dados
- Ajustes de tensão e frequência
- Power Gating
- Exploração arquitetural
Porém, o número de transições de sinal no barramento é afetado pelas características dos dados que estão sendo transportados, e isso pode ser efetivamente tratado pela codificação de dados (KAXIRAS; MARTONOSI, 2008, p. 120). O mesmo conjunto de dados é codificado em binário, apresenta transições de 31 bits e utiliza a técnica de inversão de barramento, resultando em uma redução para transições de 19 bits. Nas duas primeiras palavras de dados codificadas 00101010 e 00111011, a distância de Hamming é menor que n/2, portanto os dados são transmitidos inalterados.
O esquema T-Bus-Invert usa o bit mais significativo do canal de dados como bit de controle (inverso). A técnica de codificação SILENT (Serialized Low Energy Transmission Coding for On-Chip Interconnection Networks) visa reduzir o número de passagens em uma linha de dados serial e, desta forma, reduzir o consumo de energia de transmissões e fios. Na técnica de codificação Gray, sequências codificadas de palavras de dados consecutivas diferem umas das outras em apenas um bit.
REDES-EM-CHIP
A rede SoCINfp
Na ilustração, os canais de entrada (Lin, Win) e saída (Lout, Wout) são mostrados respectivamente. IFC (Input Flow Controller): regula o tráfego de entrada do flash para os canais de entrada; Ou seja, faz a conexão necessária para transferência de dados entre os canais de entrada e saída.
Ou seja, realiza parte da conexão necessária para regular o tráfego interno entre canais de entrada e saída. IRS (Input Read Switch): conecta o sinal de status (wok) do buffer solicitado e concedido do canal de saída com o sinal de comando (rd) do buffer de entrada associado. Ou seja, realiza a segunda parte da conexão necessária para regular o tráfego interno entre os canais de entrada e saída.
Simulador BrownPepper
Além disso, o canal de entrada na direção Y (Nine Sin) não pode solicitar o canal de saída na direção X (Eoute Wout). O número de círculos em cada coluna da (Figura 12(a)) corresponde ao número de entradas nos blocos ODS e OWS associados aos canais de saída. Por outro lado, o número de círculos em cada linha corresponde ao número de entradas no bloco IRS associado ao canal de entrada (Ibidem).
Isto pode melhorar a utilização do canal, mas resulta num aumento no custo de roteamento devido ao aumento no número de portas de switch associadas aos links Y para Eout (Ibidem). Uniforme: todos os nós do sistema têm a mesma probabilidade de serem receptores, cada remetente envia o mesmo número de pacotes para todos os receptores; Os nós adjacentes trocam o número máximo de pacotes, enquanto os nós distantes trocam pacotes em uma quantidade inversamente proporcional ao número de roteadores entre eles.
TRABALHOS RELACIONADOS
Matsutani et al., (2010) abordou a redução do consumo de energia através da redução das correntes de fuga com base na aplicação da técnica de power gating nos roteadores de uma NoC. Segundo os autores, os resultados obtidos mostram que a eficácia dos esquemas de criptografia depende do padrão de tráfego. Os resultados obtidos indicam uma redução no consumo de energia nos buffers de aproximadamente 40% a 52% e uma economia total de 17% a 20%.
Os resultados obtidos mostraram uma redução significativa no consumo de energia, nas simulações com modelo de tráfego stream a redução do consumo foi de 55,8% e com modelo de tráfego uniforme foi de 72%. Os trabalhos descritos aplicaram diversas técnicas para reduzir o consumo de energia em redes em um chip. A primeira técnica considerada para reduzir a dissipação dinâmica de energia e, portanto, o consumo de energia foi a técnica de entrada de clock.
AVALIAÇÃO DA ATIVIDADE DE CHAVEAMENTO EM SYSTEMC
Primeiramente foi avaliada a redução da atividade de chaveamento no sinal do buffer clock, o que foi feito através de experimentos baseados em modelo descrito em SystemC. Tais experimentos demonstraram a eficácia da técnica de clock gating na redução da atividade de comutação. Em seguida, foi realizada uma avaliação baseada na síntese de FPGA com o objetivo de medir a redução da potência dinâmica dissipada quando a técnica de clock gating foi aplicada aos buffers.
Entretanto, experimentos identificaram problemas de integridade de dados devido a efeitos de clock skew9 (variação no atraso do sinal de clock), levando à necessidade de alternativas arquiteturais para resolver este problema. Segundo experimento: o buffer simulado é composto por registradores que, além de calcularem a comutação do sinal de clock, também implementam a técnica de clock gating. Isto difere da implementação original que, nas operações de escrita, sempre habilita todos os registradores de buffer, resultando em maior atividade de comutação, o que se traduzirá em um aumento na potência dinâmica dissipada pelo sinal de clock.
AVALIAÇÃO BASEADA NA SÍNTESE EM FPGA
Técnicas aplicadas
O circuito da Figura 14 ilustra uma implementação típica de clock-gating para tecnologia ASIC (ZHANG; ROIVAINEN; MÄMMELÄ, 2006). Neste circuito, o sinal de clock de registro (GCLK) é derivado de uma operação AND entre o sinal de habilitação (Ena) e o sinal de sincronização (CLK). Erro na transmissão de dados ao utilizar clock gates baseados no modelo ASIC, em (a) amostra de dados na entrada Lin e (b) saída Eout com valores incorretos.
Esta abordagem de entrada de clock foi aplicada aos buffers do roteador ParIS e sua eficácia na redução da dissipação de energia foi comprovada. Erro de transmissão de dados ao utilizar a clock gate baseada no modelo FPGA, em (a) amostra de dados de entrada Lin e (b) saída Eout com valores incorretos. O circuito de entrada de clock proposto inverte o sinal de clock que chega aos roteadores (inversor na entrada da porta lógica AND) e, portanto, os voos são gravados no buffer na borda descendente do clock (Figura 21(b)).
Resultados experimentais
A utilização desta alternativa de entrada de clock não foi eficiente pois não reduziu a dissipação de energia, na verdade houve um aumento de 6,92% para o padrão de tráfego ocioso e de 11,44% para o padrão de tráfego de 50%. Neste modelo de entrada de clock, a degradação do desempenho foi maior do que com um log (33%) em comparação com o roteador original. A aplicação do padrão de entrada de clock tradicional aos FPGAs resultou em uma redução de 14,17% na dissipação de energia para o padrão de tráfego ocioso e causou um aumento de 8,21% no padrão de tráfego injetado por pacotes.
O gráfico da Figura 22 mostra a comparação das duas implementações de comutação temporal para dois padrões de tráfego simulados. Por outro lado, o gráfico da Figura 23 ilustra a frequência máxima de operação apresentada em cada uma das alternativas de comportas temporizadas investigadas neste trabalho. A implementação que produz a redução mais significativa na dissipação de energia é também aquela que resulta na maior degradação da frequência operacional.
AVALIAÇÃO DA ATIVIDADE DE CHAVEAMENTO EM SYSTEMC
Portanto, o experimento mostra a melhoria da atividade de comutação de forma a reduzir a potência dinâmica dissipada pelos buffers.
AVALIAÇÃO BASEADA NA SÍNTESE EM FPGA
Resultados experimentais
Pode-se observar que a dissipação de potência neste caso aumenta linearmente com o número de bits comutados em cada transmissão. Porém, com a adição da estrutura de codificação e decodificação (curvas "SoCIN 4x1 + Encoder" e "SoCIN 4x1 + Encoder + Decoder") há um aumento na dissipação de potência quando o codificador inicia o processo de inversão de bits (mais de 17 bits) ligação) o aumento da potência dinâmica dissipada é ainda mais significativo. A ineficiência da aplicação da técnica Bus-Invert neste experimento fica mais evidente no gráfico da Figura 33, que compara a redução na dissipação dinâmica de potência gerada pela codificação manual e as demais implementações.
O comportamento na primeira faixa de bits de comutação (até 17 bits) atende às expectativas, pois os circuitos adicionados ao sistema (codificador e decodificador) também dissipam potência dinâmica. A partir de 17 bits de comutação, a dissipação de potência aumenta e quando há 28 a 31 bits de comutação ocorre uma redução adicional. O comportamento da curva de potência dinâmica dissipada em implementações com codificador e decodificador difere do comportamento esperado, pois a potência dissipada é menor em transmissões com menos bits de comutação.
AVALIAÇÃO BASEADA NA SÍNTESE EM FPGA
Este trabalho teve como objetivo aplicar técnicas para redução do consumo de energia na rede SoCIN, com foco na redução da potência dinâmica dissipada pela rede. Experimentos realizados em SystemC confirmaram as expectativas geradas quanto à redução da atividade de comutação ao utilizar time gates e técnicas de codificação de dados Bus-Invert. A solução proposta neste trabalho proporcionou garantia de integridade dos dados ao reduzir a potência dissipada e com custo adicional mínimo de silício, mas com degradação da frequência máxima de operação.
Por outro lado, a codificação de dados apresentou resultados insatisfatórios, uma vez que os circuitos de codificação e decodificação não foram eficazes na redução da dissipação dinâmica de potência, o que, em muitos casos, levou ao aumento da dissipação de potência. Projeto de buffers de canais de comunicação adaptativos para arquitetura de rede em chip eficiente em áreas de baixa potência. MORAES, Fernando et al., HERMES: uma infraestrutura para redes de comutação de pacotes de baixa área on-chip.
