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16nm planar process CMOS SRAM cell design: Analysis of Operating Voltage and Temperature Effect

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Academic year: 2017

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Figure 1.   Comparison of transistor density in logic and SRAM [ITRS 2012],     Graph signifies aggressive scaling trends predicted by ITRS in 2012 clearly
Figure 2.    Comparison of Shrinking of area in SRAM and Logic Cell. Figure  signifies ITRS prediction of continued logic and SRAM cell area shrinking
Figure 6.    SNM of designed cell with varying voltage for different  temperature

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