Microelectrónica (ME)

(1)

Microelectrónica (ME)

LEEC (opção)

Lic. Engª. AeroEspacial (Aviónica)

Corpo docente:

– Marcelino Santos

(2)

Da Wafer ao Die

(3)

(4)

 CEITEC, RGS, 2001

System on a chip

embedded cores

Cores: Blocos reutilizáveis pre-projectados e pre-verificados.

– Processadores – DSPs – Interfaces – Multimedia – Networking – … SRAM ROM Reused Logic Design UDL UDL DRAM DRAM DSP DSP ATMATM JPEG JPEG Core-Based SOC

(5)

Pacemaker – Alcatel 2

µ

A/D CMOS technology

 EuroPractice, 2001

(6)

Fluxo de

projecto de

cores

analógicos

Layout Validação Geração da representação abstract Estímulos para validação Esquema eléctrico DRC, ERC LVS Simulação pós-layout Geração da representação symbol caracterização (modelação) biblioteca de cores Implementação física Representação schematic

(7)

Fluxo de

projecto de

cores

analógicos

Layout Validação Geração da representação abstract Estímulos para validação Esquema eléctrico DRC, ERC LVS Simulação pós-layout Geração da representação symbol caracterização (modelação) biblioteca de cores Implementação física

Análise no tempo, DC e AC (dependendo da aplicação) com valores extremos dos parâmetros do processo, VCC e de temperatura – sempre

(8)

Fluxo de

projecto de

cores

analógicos

Layout Validação Geração da representação abstract Estímulos para validação Esquema eléctrico DRC, ERC LVS Simulação pós-layout Geração da representação symbol caracterização (modelação) biblioteca de cores Implementação física Representação layout

(9)

Fluxo de

projecto de

cores

analógicos

(10)

Fluxo de

projecto de

cores

analógicos

Layout Validação Geração da representação abstract Estímulos para validação Esquema eléctrico DRC, ERC LVS Simulação pós-layout Geração da representação symbol caracterização (modelação) biblioteca de cores Implementação física Extracção

(11)

Fluxo de

projecto de

cores

analógicos

Pode ser instanciada em representações schematic (defenindo assim uma hierarquia)

Representação

(12)

Fluxo de

projecto de

cores

analógicos

Layout Validação Geração da representação abstract Estímulos para validação Esquema eléctrico DRC, ERC LVS Simulação pós-layout Geração da representação symbol caracterização (modelação) biblioteca de cores Implementação física . . . . . . . . . . . . . . . . . . . . . célula 1 célula 2 célula 3 célula 4 célula 5

célula 6 célula₇ célula₈ célula 9 célula 10

Pode ser instanciada em representações auto-layout, sem

detalhe do layout da célula, protegendo a IP

(13)

Fluxo de

projecto de

cores

analógicos

(14)

Fluxo de

projecto de

cores

analógicos

Layout Validação Geração da representação abstract Estímulos para validação Esquema eléctrico DRC, ERC LVS Simulação pós-layout Geração da representação symbol caracterização (modelação) biblioteca de cores Implementação física microwind2 CMOS

(15)

MOS - Secção Transversal

t_ox

LD

(16)

Active Area Polysilicon L W Source Drain Field Oxide Gate Oxide (beneath Poly)

MOS - Layout

(17)

Estrutura 3-Dimensional

(18)

Ex. de máscaras para projecto de circuitos

MOS: Contacto M1 - Diff

(19)

Ex. de máscaras para projecto de circuitos

MOS: Contacto M1 - Poly

(20)

Ex. de máscaras para projecto de circuitos

MOS: Contacto ao sub.

(21)

Ex. de máscaras para projecto de circuitos

MOS: PMOS e poço N

(22)

Ex. de máscaras para projecto de circuitos

MOS: contacto ao poço N

(23)

Ex. de máscaras para projecto de circuitos

MOS: Inversor básico

(24)

Ex. de máscaras para projecto de circuitos

MOS: M1 - M2 (via)

(25)

Ex. de máscaras para projecto de circuitos

MOS: M1 - M2 (via)

(26)

Secção transversal de um inversor CMOS:

isolamento entre dispositivos

(27)

Ex. 2 de máscaras para projecto de circuitos

MOS

Layer Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Well (p,n) Active Area (n+,p+) Color Representation Yellow Green Red Blue Magenta Black Black Black Select (p+,n+) _Green

(28)

A A’ n psubstrate Field Oxide p+ n+ In Out GND V_DD (a) Layout (b) CrossSection along AA’ A _A’

Layout de inversor CMOS: isolamento entre

dispositivos e polarizações

Well contact Subs.

(29)

Stick diagram

O Stick diagram é uma planificação do layout feita com base no esquema eléctrico.

Para projectar layouts de células CMOS um stick diagram pode ser obtido seguindo os passos:

-Desenhar duas linhas horizontais paralelas que representam as duas difusões (P e N)

-Desenhar tantas linhas verticais quantas as entradas do circuito. Estas linhas cruzam as horizontais formando transístores.

-Identificar as linhas verticais de acordo com o esquema eléctrico.

-Efectuar as ligações entres os drenos e fontes dos transístores de acordo com o esquema eléctrico.

(30)

Stick diagram: Exemplo

B A VSS Nand2 Vdd

(31)

DRC – Regras de Desenho Geométrico

(32)

Metal2 4 3 10 9 0 Well Active 3 3 Polysilicon 2 2 Different Potential Same Potential Metal1 3 3 2 Contact or Via Select 2 or 6 2 Hole

(33)

1 2 5 3 Tr an si st or

(34)

1 2 1 Via Metal to Poly Contact Metal to Active Contact 1 2 5 4 3 2 2

(35)

Vias and Contacts Design Rules

Dimensões exactas para evitar a diferença de profundidades na remoção de isoladores espessos - pinhole

(36)

Regras adicionais

•POLY II não pode ser sobreposto ao limite de POLY I para evitar step coverage.

POLY I POLY II Curto-circuito por step coverage POLY I POLY II Circuito aberto POLY II POLY II destina-se sobretudo à realização de condensadores com

POLY I pelo que o

isolamento entre ambos é pouco espesso

(37)

1 2 1 Via Metal to Poly Contact Metal to Active Contact 1 2 5 4 3 2 2

Palette

É útil definir uma palette em que os contactos e outras

estruturas básicas já estejam desenhadas com as dimensões e distâncias

(38)

t V_out V_in Tensão de Entrada Tensão de Saída t_p = (t_pHL + t_pLH)/2 Atraso de Propagação t 50% t_pHL 50% t_pLH t_f 90% 10% t_r Tempo de Subida V_in V_out

Definições de Atrasos

(39)

Fluxo de

projecto de

cores digitais

Síntese: - do circuito e - do teste Representação lógica Implementação física + optimização temporal Layout Simulação para validação do projecto Requisitos de Funcionalidade e potência Validação LSA ATPG vectores determinísticos vectores para teste de produção Representação RTL Teste funcional Vectores para validação DRC, ERC Geração da representação abstract Geração da representação symbol biblioteca de cores begin

if ((fu1 | fu2 | fu3 | fu4)) begin case (coda0) S0 : begin grant = 4'b1000; end S1 : begin grant = 4'b0100; end S2 : begin grant = 4'b0010; end ....

(40)

Fluxo de

projecto de

cores digitais

Síntese: - do circuito e - do teste Representação lógica Implementação física + optimização temporal Layout Simulação para validação do projecto Requisitos de Funcionalidade e potência Validação LSA ATPG vectores determinísticos vectores para teste de produção Representação RTL Teste funcional Vectores para validação DRC, ERC Geração da representação abstract Geração da representação symbol biblioteca de cores

(41)

Fluxo de

projecto de

cores digitais

(42)

Fluxo de

projecto de

cores digitais

(43)

Fluxo de

projecto de

cores digitais

(44)

Fluxo de

projecto de

cores digitais

(45)

Fluxo de

projecto de

cores digitais

(46)

Fluxo de

projecto de

cores digitais

Síntese: - do circuito e - do teste Representação lógica Implementação física + optimização temporal Layout Simulação para validação do projecto Requisitos de Funcionalidade e potência Validação LSA ATPG vectores determinísticos vectores para teste de produção Representação RTL Teste funcional Vectores para validação DRC, ERC Geração da representação abstract Geração da representação symbol biblioteca de cores microwind2dsch2 CMOS Simulação pós-layout

(47)

Template para ‘Standard Cell’ CMOS

Tecnologia CMOS 0.18 um

1.2 µm

região destinada aos transístores do tipo n região destinada aos transístores do tipo p 3.3 µm 2.0 µm poço n 0.6 µm metal 1 (nó de Vdd) metal 1 (nó de Vss) contacto ao substrato contacto ao poço 1.0 µm 1.0 µm metal 1 implantação p implantação n contacto poço n

(48)

Espaço para interligações Fila de células . . . . . . . . . . . . Fila de células . . . . . . Espaço para interligações . . . Vdd Vdd Vss Vss Espaço para interligações . . . Metal 1 Metal 2 Via Legenda Vdd Vdd Vss Vss célula 1 célula 2 _célula 3 célula 4 célula 5 célula 6 célula 7 célula 8 célula 9 célula 10

Colocação e Interligação (P&R) –

Standard Cells

(49)

Espaço para interligações Fila de células . . . . . . . . . . . . Fila de células . . . . . . Espaço para interligações . . . Vdd Vdd Vss Vss Espaço para interligações . . . Metal 1 Metal 2 Via Legenda Vdd Vdd Vss Vss célula 1 célula 2 _célula 3 célula 4 célula 5 célula 6 célula 7 célula 8 célula 9 célula 10

Colocação e Interligação (P&R) –

Standard Cells

(50)

Passos de Fabricação

PREPARAÇÃO DO CRISTAL

OXIDAÇÃO TÉRMICA

DEPOSIÇÃO DE CAMADAS CORROSÃO (ETCHING)

INTRODUÇÃO SELECTIVA DE IMPUREZAS

ENCAPSULAMENTO E TESTE LITOGRAFIA

(51)

Passos de Fabricação

Preparação do cristal

• A matéria prima usada na fabricação do cristal é a areia (muito pura).

• A areia funde a cerca de 2000 ºC

• Um cristal de silício é usado como “semente” • O crescimento do cilindro faz-se à medida que

a “semente” é retirada do silício fundido e arrefece

• O cilindro é rectificado para ficar com um diâmetro uniforme e é fatiado em wafers

• As wafers são polidas por forma a ficarem sem irregularidades

(52)

Passos de Fabricação

OXIDAÇÃO TÉRMICA

• Crescimento de uma camada de SiO₂ na superfície da wafer

• O dióxido de silício protege a wafer e funciona como isolador eléctrico

• O SiO₂ consegue-se através do aquecimento e exposição da wafer a oxigénio puro. A velocidade da oxidação depende da temperatura e da concentração de impurezas.

(53)

Passos de Fabricação

LITOGRAFIA

• Utilização de luz para seleccionar as partes da wafer a processar

• A wafer recebe uma pequena quantidade de material foto-resistivo (photoresist) no centro e é posta em rotação para o distribuir uniformemente e expelir o excesso

• A wafer é ligeiramente aquecida para libertar solventes e solidificar o resist

• As máscaras (que seleccionam as áreas a expor à luz) são impressas em vidro usando um processo fotográfico

(54)

Passos de Fabricação

LITOGRAFIA

• O alinhamento das máscaras é crítico • Há material foto-resistivo:

•negativo (polímeros insolúveis quando expostos à luz)

•positivo (polímeros solúveis quando expostos à luz)

(55)

Passos de Fabricação

LITOGRAFIA

•Há processos em que as máscaras: (1) estão em contacto com o

resist; (2) têm um ligeiro afastamento ou (3) são projectadas (permite

redução)

•A resolução tem um limite físico imposto pelo comprimento de onda do tipo de radiação usada (UV ou RX)

•Direct Write to Wafer methods (DWW):

•Alternativa às máscaras •Laser, electron beam or

ion beam

(56)

Passos de Fabricação

LITOGRAFIA

• Após a exposição, a wafer é revelada (remoção selectiva do photoresist) • Após revelada, a wafer é aquecida

para endurecer mais o photoresist que permaneceu para que este resista à fase de corrosão (que se segue)

(57)

Passos de Fabricação

CORROSÃO (ETCHING)

• A corrosão das áreas não protegidas por photoresist é efectuda por um liquido ou gás (mais direccional).

• O photoresist não deve ser corroído a fim de proteger a camada a padronizar • Numa fase adicional de corrosão é

removido também o photoresist que permitiu a remoção selectiva (neste exemplo do SiO₂)

(58)

Tarefas em cada Passo de Litografia

1. preparação do substrato

2. cobertura (coating) com material foto-resistivo 3. cozedura suave (soft baking)

4. alinhamento da máscara 5. exposição

6. revelação

7. cozedura forte (hard baking)

8. corrosão (etching) dos materiais a descoberto 9. remoção (stripping) do material foto-resistivo

(59)

Passos de Fabricação

INTRODUÇÃO SELECTIVA DE IMPUREZAS

• Átomos com um electrão a mais (ex.: fósforo) ou a menos (ex: boro) do que o silício são introduzidos na estrutura cristalina do silício.

• A introdução de impurezas pode fazer-se por:

• Difusão: exposição ao dopante a alta temperatura ou

• Implantação iónica: aceleração das impurezas (com um campo eléctrico) forçando a sua entrada no substrato.

• A difusão continuará a um ritmo que depende da temperatura a que a wafer for exposta

(60)

Passos de Fabricação

DEPOSIÇÃO DE CAMADAS

• É possível adicionar à wafer uma camada isoladora, condutora, de material semicondutor ou dopante

• A deposição faz-se de forma uniforme sobre toda a wafer • Técnicas de deposição:

• Physical Vapor Deposition (PVD)

•Evaporation – evaporação/condensação do material a depositar por controlo da temperatura e pressão

•Sputtering – libertação de moléculas da matéria a depositar através do bombardeamento com iões (p/ fixação na wafer) • Chemical Vapor Deposition (CVD) – As moléculas a fixar são

obtidas pela reacção entre dois gases ou por decomposição de um gás único por aquecimento deste.

(61)

Passos de Fabricação

DEPOSIÇÃO DE CAMADAS

• Exemplos de deposição de camadas frequentemente utilizadas: • Diferentes níveis de metal depositados por Sputtering (PVD) • SiO₂ sobre uma wafer que não tem (só) silício na última

camada por CVD

• Crescimento epitaxial –

•Estensões cristalinas do substrato formadas por CVD

•Com impurezas do tipo n ou p •Crescimento lento que permite alinhamento com o cristal inferior

•Medição do crescimento por reflexão

(62)

(63)

Passos de Fabricação

ENCAPSULAMENTO E TESTE

• Teste dos parâmetros do processo em estruturas regularmente distribuídas pela

wafer

• Teste de cada die marcando os que não passam o teste

• Separação dos dies

• Fixação de cada die (não marcado como defeituoso) e ligação ao encapsulamento por

• Wire bonding ou • Flip-chip

(64)

Objectivos do encapsulamento:

• Permitir a transferência de calor para o exterior

• Proteger o circuito do ambiente exterior

• Permitir a interface para o teste de produção • Efectuar a interface com o PCB

– Mecânica – Eléctrica

• Deve ter dimensões mínimas • Deve ser barato

Passos de Fabricação

(65)

Ligação entre o die e o encapsulamento:

• Wire bonding

– Só se podem efectuar ligações para a periferia do die – Ligação de um pino de cada vez (sequencial)

– Arrefecimento pelo substracto – L _≈ 1 nH

• Flip-chip

– Todo o die disponível para ligações

– Ligação de todos os pinos em simultâneo

– Arrefecimento pelas esferas ( e pelo subs. se necessário) – É necessário que as dilatações sejam idênticas

– L ≈ 0,1 nH

Passos de Fabricação

(66)

Passos de Fabricação

Materiais usados no encapsulamento:

• Cerâmica

– Boa condutividade térmica – Cara

• Plastico

– Má condutividade térmica (que

pode ser melhorada com dissipadores metálicos)

– Barato

Interface com o PCB:

• Pin through hole

– Fácil montagem manual

– Cada pino todos os níveis do PCB – Densidade limitada

• Surface Mount Devices (SMD)

– Requer equipamento dedicado para

a montagem no PCB

– Não interfere com os níveis

inferiores do PCB

(67)

Passos de Fabricação

Encapsulamentos tradicionais:

• DIL (Dual In Line) – Poucos pinos

– Ocupa muito espaço • PGA (Pin Grid Array)

– Até 400 pinos

– Muito usado anteriormente em CPUs • PLCC (Plastic Leaded Chip Carrier)

– Até 84 pinos

– Ocupa muito espaço – SMD

• QFP (Quarter Flat pack) – Até 300 pinos

– Ocupa pouco espaço – SMD

(68)

Passos de Fabricação

Encapsulamentos recentes:

• BGA (Ball Grid Array)

– Pequenas esferas de solda para ligar ao PCB – Muitos pinos

– Ocupa pouco espaço – Baixa indutância • CSP (Chip scale Packaging)

– Semelhante a BGA mas de menores dimensões • MCP (Multi Chip Package)

– Permite misturar várias tecnologias no mesmo

componente

– Permite aumentar o yield por incluir dispositivos

previamente testados

(69)

1 – Preparação da wafer

Processo CMOS – Passos de fabricação

•Num processo de fabrico com poço N, a wafer deve estar dopada com impurezas do tipo P.

•A wafer tem um diâmetro típico entre 75 mm e 300 mm e uma espessura inferior a 1 mm (tipicamente entre 500 µm e 800 µm) •Pode ser realizado um crescimento epitaxial P- (2 µm, menos dopado, > pureza, < risco de latch-up)

P+ -type wafer

p-epitaxial layer Diameter = 75 to 230mm

< 1mm 300 mm

(70)

2 – Formação do poço N

Processo CMOS – Passos de fabricação

•A primeira máscara utilizada é a que define os poços N.

•Os poços N podem ser realizados por difusão ou implantação ionica (preferível por ter menor difusão lateral).

•O poço é bastante profundo: 30000 Å

p-type epitaxial layer

n-well Lateral

diffusion

Physical structure cross section Mask (top view) n-well mask

(71)

3 – Definição da área activa

Processo CMOS – Passos de fabricação

•Área onde se realizam os transístores (porta, fonte e dreno) e outras difusões (polarização de substrato e aneis de guarda). •É a área que receberá oxido fino

•É protegida com SiO₂ (≈ 200 Å) e Si₃N₄(≈ 2500 Å)

n-well

Silicon Nitride Stress-relief oxide

p-type

(72)

4 – Isolamento entre dispositivos

Processo CMOS – Passos de fabricação

•Formam-se transístores MOS parasita entre os projectados: •As fontes e drenos são difusões definidas no layout

•As portas são as interligações em poly e metal

•É necessário que a tensão Vth correspondente seja maior do que a dos transístores projectados, o que se consegue:

p-substrate (bulk)

n+ n+

Parasitic FOX device

n+ n+

•Aumentanado a concentração de impurezas (channel-stop) entre difusões onde não se pretende a formação de canais

•Aumentando a espessura do FOX.

(73)

4 – Isolamento entre dispositivos (channel-stop)

Processo CMOS – Passos de fabricação

n-well p-type

channel stop mask = ~(n-well mask) resit

Implant (Boron)

p+ channel-stop implant

•O Si₃N₄ (sobre o subs. N) e o photoresist (sobre o poço N) servem de máscara para uma implantação iónica

(74)

4 – Isolamento entre dispositivos (LOCOS)

Processo CMOS – Passos de fabricação

•Crescimento de oxido grosso - Local oxidation of silicon

(LOCOS):

•O photoresist é removido

•O Si₃N₄ e o SiO₂ actuam como máscaras

•Faz-se o crecimento do óxido (1000 ºC + H₂O ou 1200 ºC + O)

•O crescimento faz-se em todas as direcções resultando numa área activa menor do que a inicialmente mascarada

n-well

p-type Field oxide (FOX)

patterned active area

(75)

5 – Crescimento do óxido fino

Processo CMOS – Passos de fabricação

•O Si₃N₄ e o SiO₂ que está sob o mesmo, que anteriormente actuam como máscaras, são removidos

•É ajustada a concentração de impurezas na parte superficial do substrato, na área activa, para ajustar V_th

•Faz-se crescer uma camada de óxido de espessura t_ox = 20 a 100 Å n-well p-type n-well p-type t_ox Gate oxide t_ox É um dos passos mais críticos do processo de fabrico ! 4 átomos

(76)

6 – POLY

Processo CMOS – Passos de fabricação

•É depositada uma camada de silício policristalino (poly) sobre toda a wafer (espessura da poly: 1500-3000 Å)

•O silício policristalino é selectivamente removido num processo litográfico (o mais crítico do processo)

•A poly pode ser dopada (N+) enquanto é depositada para diminuir a sua resistividade

n-well

p-type Polysilicon gate

(77)

n-well p-type p+ implant (boron) p+ mask Photoresist 7 – Difusão P

Processo CMOS – Passos de fabricação

•As áreas a receber difusão são selecionadas litograficamente

•Um feixe de iões de boro cria as regiões de difusão P+ (implantação iónica)

•Na formação de transístores, a poly serve de máscara à implantação do dreno e fonte:

•Auto-alinhamento (self-aligned process) entre a porta e o dreno e fonte dos transístores MOS

•A poly dos transístores P recebe impurezas P sobre as N que recebeu durante a deposição. O tipo final da poly depende da dopagem dominate.

(78)

8 – Difusão N

Processo CMOS – Passos de fabricação

•As áreas a receber difusão são selecionadas litograficamente

•Um feixe de iões cria as regiões de difusão N+ (implantação iónica)

•Auto-alinhamento entre a porta e o dreno e fonte dos transístores MOS

•A poly recebe impurezas adicionais do tipo N

n-well

p-type n+ implant (arsenic or phosphorous)

n+ mask

(79)

9 – Annealing

Processo CMOS – Passos de fabricação

•Após as implantações, efectua-se um ciclo de thermal

annealing

•estrutura cristalina é restabelecida (após o dano provocado pela implantação iónica) e as impurezas difundem-se pelo substrato

•Após esta fase a temperatura deve ser mantida baixa para não alterar de forma significativa a distribuição de impurezas

n-well

p-type

(80)

10 – Contactos

Processo CMOS – Passos de fabricação

•A superfície da wafer é coberta com SiO₂ por CVD ( ≈ 1µm, a baixa temperatura)

•Usando o processo litográfico são abertos no SiO₂ os contactos aos níveis condutores inferiores (poly ou difusão)

n-well p-type

n+ _p+

(81)

11 – Metal 1

Processo CMOS – Passos de fabricação

•A superfície da wafer é coberta com metal (_≈ 5000 Å)

•O metal é selectivamente removido num processo litográfico

n-well p-type

n+ _p+

metal 1 mask metal 1

(82)

12 – Metal 2

Processo CMOS – Passos de fabricação

•A superfície da wafer é novamente coberta com SiO₂ por CVD (a baixa temperatura, espessura ≈ 1µm)

•Usando o processo litográfico são abertos no SiO₂ os contactos ao metal 1 (vias)

•A superfície da wafer é coberta com metal (2)

•O metal 2 é selectivamente removido num processo litográfico

n-well

p-type

n+ _p+

Via _{metal 1} metal 2

(83)

13 – Passivação

Processo CMOS – Passos de fabricação

•É adicionada a protecção final dos CIs:

•Uma camada de SiO₂ seguida de uma camada de •Si₃N₄

•Usando o processo litográfico é removida a passivação das áreas onde se pretende possibilitar o contacto ao metal 2 (pads)

(84)

Processos CMOS actuais (Deep sub micron - DSM)

Processo CMOS – Passos de fabricação

•Isolamento entre dispositivos mais profundo

•Extensões da fonte e do dreno (LDD – lightly doped drain para reduzir hot-electron effects)

•Auto-alinhamento com espaçadores

•Níveis adicionais mais frequentes:

•Vários níveis de metalização (actualmente, ate 8) •Metalização em cobre

(85)

Concentrações: convenção

Processo CMOS – Passos de fabricação

•Nos cortes transversais utilizam-se as letras N e P (ou

n e p) para indicar o tipo de impurezas presentes no

silício

•Opcionalmente, os sinais “+” e “-” indicam se a concentração de impurezas é elevada ou baixa respectivamente

(86)

Processo CMOS DSM – Passos de fabricação

Isolamento entre poços

Silicon Substrate P+

Silicon Epi Layer P -Silicon Nitride

Photoresist

•A máscara de photoresist é aplicada sobre uma camada de Si₃N₄ (~2500 Å sobre uma de SiO₂ de ~200 Å )

•O Si₃N₄ vai servir posteriormente de limitador ao polimento do óxido

(87)

Processo CMOS DSM – Passos de fabricação

•É feita a remoção do Si₃N₄ e são abertas áreas na camada epitaxial para deposição do SiO₂

Photoresist

(88)

Processo CMOS DSM – Passos de fabricação

•É feita a remoção do photoresist •É depositado SiO₂ por CVD

Future PMOS Transistor

Silicon Dioxide

Future NMOS Transistor

(89)

Processo CMOS DSM – Passos de fabricação

•O SiO₂ acima do Si₃N₄ é removido

Future PMOS Transistor Future NMOS Transistor

(90)

Processo CMOS DSM – Passos de fabricação

•O Si₃N₄ é removido

Silicon Epi Layer P -Future PMOS Transistor Future NMOS Transistor

(91)

Processo CMOS DSM – Passos de fabricação

Implantação dos poços

•Usando um processo litográfico é feita a

implantação de impurezas para formação dos poços

Silicon Epi Layer P

(92)

Processo CMOS DSM – Passos de fabricação

Implantação dos poços

•Um ciclo rápido de thermal annealing refaz a estrutura cristalina danificada pela implantação e difunde mais as impurezas.

Silicon Epi Layer P -P- Well

(93)

Processo CMOS DSM – Passos de fabricação

Preparação do substrato para receber óxido fino

•A superfície é sujeita a uma oxidação ligeira (~250Å) a fim de eliminar irregularidades

•Este SiO₂ é seguidamente removido

N- Well

(94)

Processo CMOS DSM – Passos de fabricação

Óxido fino

•Faz-se crescer uma camada muito fina de óxido de silício que ficará debaixo das portas dos transístores (20-100Å)

N- Well

(95)

Processo CMOS DSM – Passos de fabricação

POLY

•É depositada uma camada de silício policristalino (poly) sobre toda a wafer (espessura da poly: 1500-3000 Å)

•O silício policristalino é selectivamente removido num processo litográfico (o mais crítico do processo)

(96)

Processo CMOS DSM – Passos de fabricação

Interface POLY – Si₃N₄

•Faz-se crescer uma camada de óxido sobre silício policristalino (poly) que serve de interface com o Si₃N₄ que será depositado posteriormente

Gate Oxide Poly Gate Electrode Poly Re-oxidation

P- Well N- Well

(97)

Processo CMOS DSM – Passos de fabricação

Tip implant para transístores NMOS

•A formação do dreno e fonte dos transístores NMOS faz-se com uma leve implantação iónica a fim de reduzir os hot electron effects.

N- Well Photoresist

Arsenic (-) Ions

(98)

Processo CMOS DSM – Passos de fabricação

Tip implant para transístores PMOS

•A formação do dreno e fonte dos transístores PMOS faz-se com uma leve implantação iónica a fim de reduzir os hot electron effects.

Silicon Epi Layer P -P- Well N- Well Photoresist BF₂ (+) Ions N Tip P Tip

(99)

Processo CMOS DSM – Passos de fabricação

Formação de espaçadores (spacers)

•É depositada (CVD) uma camada Si₃N₄ (1200-1800Å) que após o

processo litográfico seguinte será usada como máscara para a formação dos drenos e das fontes.

Silicon Epi Layer P -P- Well N- Well Silicon Nitride N Tip P Tip P Tip

(100)

Processo CMOS DSM – Passos de fabricação

Formação de espaçadores (spacers)

•O Si₃N₄ em superfícies horizontais é removido.

Silicon Epi Layer P -P- Well N- Well Spacer Sidewall N Tip P Tip P Tip

(101)

Processo CMOS DSM – Passos de fabricação

Tip implant para transístores NMOS

•A formação do dreno e fonte dos transístores NMOS completa-se com uma implantação iónica mascarada pelo photoresist (sobre as áreas P+), pelos espaçadores e pelas portas dos transítores NMOS.

Silicon Epi Layer P -P- Well N- Well Photoresist Arsenic (-) Ions N Tip N+_Drain _N+_Source

(102)

Processo CMOS DSM – Passos de fabricação

Tip implant para transístores PMOS

Silicon Epi Layer P -P- Well N- Well Photoresist BF₂ (+) Ions N Tip P Tip

•A formação do dreno e fonte dos transístores PMOS completa-se com uma implantação iónica mascarada pelo photoresist (sobre as áreas N+), pelos espaçadores e pelas portas dos transítores PMOS.

P+_Source

(103)

Processo CMOS DSM – Passos de fabricação

Thermal annealing

N- Well

Photoresist

N Tip P Tip

•É removido o photoresit e é feito um ciclo rápido de thermal

annealing

•Os dispositivos estão realizados. Passa-se à fase de interligações

P+_Source

(104)

Processo CMOS DSM – Passos de fabricação

Inversor visto de cima antes das metalizações

Trench Oxide Polysilicon Corte N- Well P- Well N+_Source/Drain P+_Source/Drain Spacer

(105)

Processo CMOS DSM – Passos de fabricação

Remoção do óxido

N- Well

N+_Drain

P+_Drain _P+_Source _N+_Source

•O SiO₂ sobre as difusões é removido através de uma exposição rápida a ácido fluorídrico (HF)

•As difusões ficam expostas e disponíveis para realizar contactos

(106)

Processo CMOS DSM – Passos de fabricação

Depósito de titânio

•Usando sputtering, é depositada uma camada fina de titânio (200-400Å) que (após transformado em siliceto de titânio) se destina a diminuir a resistência das difusões e melhorar o contacto às mesmas

N- Well

N+_Drain _N+_Source

(107)

Processo CMOS DSM – Passos de fabricação

Formação de siliceto de titânio

•A exposição rápida a 800 ºC e azoto permite que o titânio em contacto com o silício forme siliceto de titânio (TiSi₂)

•O Ti que não está em contacto com Si permanece inalterado •Este processo denomina-se “siliceto de titânio auto-alinhado”

Silicon Epi Layer P -P- Well N- Well N+_Drain P+_Drain _P+_Source Titanium Silicide Unreacted Titanium Self-Aligned Silicide

(108)

Processo CMOS DSM – Passos de fabricação

Remoção do titânio

•O titânio que não reagiu com o silício é removido (NH₄OH + H₂O₂)

N- Well

N+_Drain _N+_Source

P+_Drain _P+_Source

(109)

Processo CMOS DSM – Passos de fabricação

1º nível de isolamento

•Por CVD é depositado aproximadamente 1 µm de óxido de silício ligeiramente dopado com fósforo e boro (BPSG)

•O BPSG é polido por forma a que

•os próximos passos litográficos não tenham problemas de focagem e

•o primeiro nível de metalização não sofra de step coverage

N- Well

N+_Drain _N+_Source

P+_Drain _P+_Source

(110)

Processo CMOS DSM – Passos de fabricação

Nitreto de titânio

•Usando sputtering, é depositada uma camada fina de nitreto de titânio (≈ 200 Å) que se destina a permitir que a subsequente

deposição de tungsténio adira à wafer

Silicon Epi Layer P -P- Well N- Well N+_Drain _N+_Source P+_Drain _P+_Source BPSG Titanium Nitride

(111)

Processo CMOS DSM – Passos de fabricação

Tungsténio

•Usando CVD, é depositada uma camada de tungsténio que preenche os buracos abertos no BPSG

•A espessura da deposição de tungsténio tem que ser pelo menos o dobro da largura dos contactos

Silicon Epi Layer P -P- Well N- Well N+_Drain _N+_Source P+_Drain _P+_Source BPSG Tungsten

(112)

Processo CMOS DSM – Passos de fabricação

Remoção do tungsténio da superfície

•É efectuado um polimento da superfície da wafer que remove todo o tungsténio que não se encontra introduzido nos contactos

N- Well

N+_Drain _N+_Source

P+_Drain _P+_Source

(113)

Processo CMOS DSM – Passos de fabricação

Deposição do primeiro nível de metal

•Cada nível de metal é uma

sandwich de diferentes camadas

•A deposição é feita por sputtering

Silicon Epi Layer P -P- Well N- Well N+_Drain _N+_Source P+_Drain _P+_Source BPSG _{W Contact Plug} Metal1 Ti (200Å) - electromigration shunt TiN (500Å) - diffusion barrier Al-Cu (5000Å) - main conductor TiN (500Å) - antireflective coating

(114)

Processo CMOS DSM – Passos de fabricação

Vias e níveis de metal adicionais

•Cada nível condutor e de óxido subsequentemente depositado é sujeito a um processo litográfico

Silicon Epi Layer P -P- Well N- Well N+_Drain _N+_Source P+_Drain _P+_Source BPSG _{W Contact Plug} Metal1

IMD1 W Via Plug Passivation Bond Pad Poly Gate Gate Oxide Silicide _Spacer Metal2

(115)

Processo CMOS - Dispositivos

p-substrate (bulk) Gate oxide n+ n+ L_drawn Leffective Source Drain Poly gateCVD oxide Metal 1

L_drawn

W_drawn

Physical structure Layout representation Schematic representation

S D G B Estrutura física: – p-substrate – n+ source/drain – gate oxide (SiO₂) – polysilicon gate – CVD oxide – metal 1

– L_eff<L_drawn (devido à difusão lateral)

Representação layout: Níveis implícitos: – oxide layers – substrate (bulk) Níveis projectados: – n+ regions – polysilicon gate – oxide contact cuts – metal layers

Transístor NMOS

(116)

Processo CMOS - Dispositivos

Physical structure Layout representation Schematic representation

p-substrate Gate oxide p+ p+ Ldrawn Leffective Source Drain

Poly gateCVD oxide Metal 1

n-well (bulk) Ldrawn Wdrawn n-well S D G B Estrutura física : – p-substrate – n-well (bulk) – p+ source/drain – gate oxide (SiO₂) – polysilicon gate – CVD oxide – metal 1 Representação layout: Níveis implícitos: – oxide layers Níveis projectados: – n-well (bulk) – p+ regions – polysilicon gate – oxide contact cuts – metal layers

Transístor PMOS

(117)

 W.E. Beadle, J.C.C. Tsai, R.D. Plummer, p. 14-24, J. Wiley, 1985

Processo CMOS - Dispositivos

Tensão de Limiar = f(NSUB, tox)

(118)

Resistências

Processo CMOS - Dispositivos

Resistividade – Se um paralelepípedo de comprimento L e secção

com área A apresenta uma resistência R, o material de que é constituído tem resistividade: ρ = (A R) / L

Resistência de camada (sheet resistance) – Se Z = cte, um

quadrado (L = W) tem uma resistência característica da camada

condutora (dependente de Z e de ρ) : R _□

=

ρ L / A = ρ L / (W Z) =

ρ / Z

Um rectângulo tem resistência R = ρ L / (W Z) = R _□ L / W

A L Z W R_AB = ( 3 + 0,5 + 0,55 ) R □ 1 1 _0,5 1 0,55 A B Ex:

(119)

Mobilidades de Deriva

Processo CMOS - Dispositivos

(120)

Resistividade de Materiais Semicondutores

Processo CMOS - Dispositivos

(121)

Condensadores

Processo CMOS - Dispositivos

Densidade de capacidade – Dois níveis condutores

sobrepostos numa área A, têm capacidade C = A C_x,, em que C_x é a densidade de capacidade dos níveis sobrepostos.

Dado que os diferentes níveis condutores são isolados por camadas que têm uma

espessura aproximadamente uniforme e com constante dieléctrica conhecida, é possivel estimar as capacidades formadas só com base na área de sobreposição.

C=

kε

0

A

t

k = constante dielectrica (SiO₂ = 3.9)

εo = 8.85 x 10-12 F/m

A = área do condensador (m2)

(122)

Condensadores

Processo CMOS - Dispositivos

As junções difundidas num substrato têm uma capacidade: C = A C_j + P C_jsw

• A é a área da junção e C_j é a densidade de capacidade correspondente,

• P é o perímetro e C_jsw pode ser interpretado como a

densidade de capacidade do perímetro da junção já multiplicado pela profundidade desta.

(123)

Díodos

Processo CMOS - Dispositivos

Em circuitos digitais CMOS são usados só na protecção das entradas (pads) para assegurar que a tensão não excede Vdd nem é inferior a Vss.

Vss Vdd

(124)

Díodos

Processo CMOS - Dispositivos

Os díodos realizáveis estão limitados pelos materiais semicondutores do processo. Há restrições de conectividade: n+ subs. p p+ Vss poço n-p+ A B A n+ subs. p Vss p+ A A B p+ B

•Díodos realizados num substrato P, têm todos os o ânodo comum

•Díodos realizados num poço N, formam um díodo adicional com o substrato

(125)

Parasitas

Processo CMOS - Dispositivos

• Dispositivos parasitas formados durante o processo de fabrico • Podem reduzir o desempenho ou até impedir o funcionamento • Resistências parasitas:

• Todos os caminhos condutores do circuito têm uma resistência associada

• As resistências atrasam a propagação dos sinais • É a razão da passagem do routing de Al para Cu • Capacidades parasitas:

• Há capacidades parasitas entre cada dois níveis condutores sobrepostos e em cada junção PN

(126)

Efeitos Parasitas (CMOS)

Lineares

Não Lineares

Interligações:

• capacidades: C_poly, C_m1, etc

• resistências: R_poly, R_n+, etc TMOS:

• cap. sobreposição (CGSO,CGDO,CGBO)

Capacidades não lineares

• de junção (plana e curva) • de porta-canal

TMOS parasitas (fora das áreas activas)

Díodos de Junção (junções n+/sub, p+/well) Transistores de Junção Bipolar (hor., vert.)

+ indutâncias ...

Processo CMOS - Dispositivos

Parasitas

(127)

Parasitas

Processo CMOS - Dispositivos

• Transístores parasitas:

• Formam-se pela alternância de junções PN (na vertical ou horizontal)

• A entrada em condução destes dispositivos é denominada “Latch-Up”

• Usados em alguns circuitos (ex: bandgap)

p+ Drain Source n-well p+ n+ n-well contact p+ substrate contact Gate

(128)

R_n-well R_p-subs V_dd p+ n+ n+ p+ p+ n+ R_n-well n-well V_dd R_p-subs

CMOS latchup origin

Processo CMOS - Dispositivos

(129)

Processo CMOS - Dispositivos

Latchup

Evita-se latchup:

– Actuando na tecnologia: redução do beta dos transístores, redução da resistência do substrato, trench isolation

– Regras de Layout:

• Aumentando o espaçamento

• Distribuindo contactos de polarização • Adicionando anéis de guarda

(130)

Compromissos

• V_CC está a diminuir mais rapidamente do que V_t

• O desempenho do circuito cresce com i_D∝ (V_CC – V_t)n

• A escolha de V_CC e V_t faz-se procurando um compromisso

entre desempenho e potência ( P_ac = C_load V_CC2_{f ; C} load

representa o valor médio das capacidades dos nós que transitam à frequência f)

(131)

Corrente de sublimiar

• A corrente de repouso resulta da corrente nas junções polarizadas inversamente e da corrente de sublimiar (i_D com v_GS < V_t)

• Quando V_t é baixo, a corrente de sublimiar é dominante

• Na tec. de 1 µm a corrente de repouso representava 0,01% da potência dissipada

• Na tec. de 0,1 µm a corrente de

repouso representa 10% da potência dissipada

(132)

V_t duplo

Processo CMOS - Redução de V

_t

e V

_CC

• Para manter o desempenho faz-se V_DD/V_t > 4

• Para optimizar o desempenho sem subir a potência há tecnologias CMOS com dois valores possíveis de V_t

• Os dispositivos no caminho crítico são projectados com V_t baixo epor isso têm muita corrente de sublimiar

• Os restantes dispositivos são projectados com V_t alto e têm

(133)

Os TJBs...

Processo Bipolar

• Os TJBs foram dominantes nas décadas de 60 e 70

• Foram ultrapassados pelos MOS devido à maior simplicidade no projecto, no fabrico e a menores custos por dispositivo

• Os TJB permitem controlar maiores correntes (para áreas comparáveis) e apresentam vantagens em alguns circuitos analógicos

• Actualmente há processos que combinam ambos os tipos de dispositivos: TJBs e MOS (processos BiCMOS)

(134)

Assimetria

Processo Bipolar

• Os TJBs são assimétricos (ex ZAD: v_BE > 0; v_CE <0; nos NPN) • A estrutura dos TJB permaneceu quase inalterada desde os

anos 60. Os melhoramentos tecnológicos desencadeados pelos processos CMOS têm também sido usados para melhorar os processos bipolares:

• Low defect epitaxy • Ion implant

• Plasma etching (dry etch) • LOCOS

• Polysilicon layers • Improved lithography

(135)

Sequência

Processo Bipolar

• Difusão n+ para o buried layer (diminui a resistência do colector) Buried layer Buried layer • Crescimento epitaxial n n n+ n+

(136)

Sequência

Processo Bipolar

Buried layer

• Difusão p para realização da base

Buried layer

• Difusão p+ para isolamento entre dispositivos

n n

n+

(137)

Sequência

Processo Bipolar

Buried layer

• Metalização

Buried layer

• Difusão n+ para realização do emissor e do contacto ao colector

n n

n+

(138)

Transístor NPN vertical

Processo Bipolar

Buried layer n n+ colector base emissor

(139)

Transístor PNP horizontal

Processo Bipolar

Buried layer

emissor _colector base

p p

n

(140)

NPN e PNP

(141)

Isolamento por junção

Processo Bipolar

• Os maiores avanços na redução das dimensões e aumento de densidade

decorreram de alterações na forma de efectuar o isolamento entre dispositivos.

• O isolamento tradicional (por junção) requeria uma difusão p+ profunda que invertesse toda a camada epitaxial n.

• A área por dispositivo era limitada não só pela resolução do processo mas tb/ pela difusão

lateral e pela dimensão da região de deplecção resultante.

• As técnicas actuais de isolamento eliminam as duas últimas limitações

A

A´

(142)

Oxide isolation

Processo Bipolar

• No final dos anos 70 foi introduzido o isolamento com SiO₂. O nível epitaxial é corroído (wet anisotropic etch - KOH) selectivamente

com uma máscara de Si₃N₄.

• SiO₂ é depositado ou feito crescer (ex. LOCOS) nos “Vs”.

• A base e o emissor formam-se na mesa grande e o contacto ao colector na mesa menor.

• Uma vez que não há difusão lateral nem região de deplecção a densidade pode subir muito (comparada ao isolamento por junção).

(143)

Trench isolation

Processo Bipolar

• Para aumentar mais a densidade usa-se trench etching.

• É aberto un sulco de 2 µm de largura e 5 µm de profundidade. • Antes do isolamento, a wafer tem três níveis: substrato p, buried

layer n+ e camada epitaxial n (colector).

• As paredes do sulco são oxidadas e o interior é preenchido com silício policristalino.

(144)

Auto-alinhamento

Processo Bipolar

• Auto-alinhamento: formação de várias regiões com uma

máscara única, eliminando as tolerâncias necessárias à utilização de múltiplas máscaras

• Uma máscara única é usada para defenir a área da base e emissor bem como dos contactos à base

• Os contactos p+ da base são auto-alinhados com as áreas de LOCOS e a sua implantação é feita antes da formação da base.

(145)

Auto-alinhamento

Processo Bipolar

• É efectuada implantação n+ para o contacto do colector

• O emissor é impantado ou difundido (usando poly n+ como fonte de difusão) através das mesmas aberturas no SiO₂ usadas para a

(146)

Vantagens e inconvenientes

Processo BiCMOS

• Processo que combina TJBs e MOS no mesmo circuito

• Os transístores bipolares são usados para efectuar o drive dos nós que têm maiores capacidades associadas e por isso necessitam de maiores correntes para melhorar o desempenho. Ex: pads e sinais de um bus.

• Os transístores MOS, com maior densidade de integração e menor consumo, são usados para realização de células de memória e

para o processamento digital

• Os processos BiCMOS têm maior complexidade e requerem mais passos (máscaras e implantações)