Desenvolvimento de circuitos VLSI

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Desenvolvimento de circuitos VLSI

João Canas Ferreira

Universidade do Porto Faculdade de Engenharia 2012-02-17

Assuntos

1 Circuitos MOS 2 Fluxo de projeto

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Componentes

à Para circuitos digitais

I Transístores MOS: NMOS + PMOS = CMOS

I Interligações

I Contribuição importante para o desempenho Evolução do processo de fabrico

à Redução das dimensões

I Transístores mais rápidos

I Mais transístores

I Custo (por transístor) menor (mais funcionalidade pelo mesmo custo)

à Aumento da dimensão da pastilha

Lei de Moore: aumento do número transístores cada 18 meses

João Canas Ferreira (FEUP) Desenvolvimento de circuitos VLSI 2012-02-17 3 / 28

Lei de Moore

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Transístor MOS

Fonte: [Rabaey03]

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Modelo ideal do transístor MOS

Fonte: [Weste10]

Inversor MOS

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Portas lógicas MOS

Fonte: [Weste10]

Característica de transferência

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Níveis lógicos

Fonte: [Rabaey03]

Margens de ruído

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Regeneração de sinais

Fonte: [Rabaey03]

Porta estática ideal

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Desempenho (tempo de propagação)

Fonte: [Rabaey03]

Tempo de propagação de circuito RC de 1ª ordem

Fonte: [Rabaey03]

à Modelo importante: corresponde ao atraso de um inversor

v

out

(

t) = (1 − e

−t/τ

)

V

τ =

RC

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Consumo de energia

à Potência instantânea p(t) = v(t) × i(t) = V_dd × i(t) à Potência de pico Ppico = Vdd × ipico à Potência média Pa = 1 T Zt+T t p(t)dt = Vdd T Zt+T t i(t)dt à Produto potência-atraso PDP

E = Pa × tp (energia por operação)

à Produto energia-atraso EDP

E × tp (métrica de qualidade de uma porta)

Consumo de circuito RC de 1ª ordem

Fonte: [Rabaey03] E0→1 = ZT 0 p(t)dt = V_dd ZT 0 i_supply(t)dt = V_dd ZVdd 0 CLdVout = CL × V_dd2 Ecap = ZT 0 Pcap(t)dt = ZT 0 Vouticap(t)dt = ZVdd 0 CLVout dVout = 1 2CL × V 2 dd

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Visão geral

design entry system partitioning floorplanning placement routing logic synthesis VHDL/Verilog chip block logic cells netlist prelayout simulation circuit extraction postlayout simulation back-annotated netlist finish start physical design logical design A B A 1 4 2 3 5 9 6 7 8

Tarefas de "front end"

1 Especificação funcional (comportamental) e não-funcional

I Exemplo de requisito não-funcional: fiabilidade (uso de redundância) I Especificação funcional: C / Matlab / SystemVerilog

2 Captura esquemática ou linguagem de descrição de hardware (RTL)

(Verilog/VHDL).

3 Validação/Verificação

I Testes e procedimentos de validação serão aplicados a vários níveis

4 Síntese RTL→ portas lógicas

5 Validar

6 Mapeamento em células (→ netlist)

7 Validar outra vez...

à Cada validação é feita com mais informação

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Bibliotecas de células (para síntese)

I Características tecnológicas gerais (tensão de alimentação, etc.)

I Funcionalidade I Tempos de propagação I Consumo de energia I Terminais I Dimensões cell (INV) { cell_footprint : inv; area : 129.6; cell_leakage_power : 0.0190544; rail_connection( GND, RAIL_GND ); rail_connection( VDD, RAIL_VDD ); pin(ENTRADA) { direction : input; input_signal_level : RAIL_VDD; capacitance : 0.0156681; ... ... pin(SAIDA) { direction : output; output_signal_level : RAIL_VDD; ...} function : "(!ENTRADA)"; timing() { related_pin : "ENTRADA"; timing_sense : negative_unate; ...

Tarefas de "back-end"

1 Planeamento da utilização de espaço (“floorplanning”)

I Inclui planeamento da alimentação

2 Colocação das células.

3 Síntese da rede de relógio.

4 Encaminhamento das ligações entre células

5 Verificação das regras (geométricas)

6 Extração da informação física (principalmente das interconexões).

7 Validação com informação física detalhada

I Ênfase no comportamento temporal

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Bibliotecas de células (para encaminhamento)

à Formato normalizado: Library Exchange Format (LEF)

I Tecnologia

I camadas

I regras geométricas para ligações

I definições de “vias” (ligações entre camadas de metal) I capacidade e resistência de pistas de metal

I Descrição da funcionalidade das células

I Dimensões das células (“bounding box”)

I Local e dimensão dos pinos (terminais) em cada célula

I Local e dimensão dos “bloqueios” (zonas a não usar no encaminhamento)

à Vista “abstrata” da célula, sem detalhes do seu interior.

Floorplanning

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Colocação

à Células colocadas (notar espaços desocupados)

Encaminhamento do sinal de relógio

à Flip-flops coloridos de acordo com o atraso relativo (“skew”) do sinal de

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Encaminhamento

à Circuito completo com ligações entre células

Verificação física e finalização

1 Verificação das regras geométricas de projeto

2 Extração de parasitas das interligações

I resistência I capacidade

3 Validação com informação completa

I “back annotation”: processo de incluir informação de parasitas nos

modelos de simulação usados na etapa anterior (fim do “front-end”)

4 Desenvolver testes de fabrico (estruturais)

I Detetar defeitos (catastróficos) de fabrico

I Detetar defeitos “paramétricos” (módulo demasiado lento) I Podem ser desenvolvidos logo que exista informação estrutural

5 Geração de informação para fabrico (máscaras)

6 E o encapsulamento?