- SISTEMAS DIGITAIS II

FEI – NE7720 - 2.a PROVA - SISTEMAS DIGITAIS II – 03/12/2009 – Turma A – Duração 80min Prova sem consulta - Permitido o uso de calculadora – Interpretação faz parte da prova.

Nome ...Nota ...

N.o

1.a Questão : (Valor 2,0) Uma fresa automática utiliza para a usinagem de peças duas réguas medidoras para posicionar o cabeçote de trabalho. Cada das réguas possui divisões de 0,1mm as quais são lidas por um sensor no cabeçote de 0 a 10V. As leituras são enviadas ao sistema de controle de posição a fim de operar corretamente. Sabendo-se que o curso máximo do cabeçote nos 2 eixos (x, y) é 100mm. Para o acionamento dos motores em cada eixo, o comando dispõe de 2 DACs. A tensão de fundo de escala do DAC é igual a 10V e essa saída analógica é conectada ao acionamento eletrônico de cada motor respectivamente. Sabendo-se que o erro de fundo de escala do DAC é de ±0,05% do fundo de escala e o erro do sensor é de ±0,03% do fundo de escala. Pede-se:

a) O número mínimo de bits do DAC para que o desvio máximo não seja maior do o conjunto sensor e DAC. b) Para a posição do cabeçote (45,60)mm, quais as tensões analógicas de saídas dos DACs.

O erro de F.S. do DAC = ±0,05% de 100mm = ±0,05 mm ou ±0,05% de 10V = ±0,05V = ±50mV. O erro do sensor = ±0,03% de 100mm = ±0,03 mm ou ±0,03% de 10V = ±0,03V = ±30mV.

A resolução da régua = ±0,1mm => O erro total = errorégua + erroF.S = 0,03mm + 0,05mm = ±0,08mm.

a) O número mínimo de bits do DAC: 2n _{-1 = 100/ resolução teórica. Como o desvio é igual a ±0,08mm, então:}

2n _{– 1 = 100/0,16 = 625 => n =10 bits.}

b) resolução real = 100/1023 = 0,09775 mm

E.D = 45/0,09775 = 460,35 => E.D. = 460 e VSAÍDA = 460 x 0,009775 = 4,485V

E.D = 60/0,09775 = 613,81 => E.D. = 614 e VSAÍDA = 614 x 0,009775 = 6,0V

Aceita-se a solução:

Resolução teórica = 0,1 – 0,08 = ±0,02 => desvio máximo de 0,04mm

a) O número mínimo de bits do DAC: 2n _{-1 = 100/ resolução teórica. Como o desvio é igual a ±0,02mm, então:}

2n _{– 1 = 100/0,04 = 2.500 => n =12 bits.}

b) resolução real = 100/4095 = 0,02442 mm

E.D = 45/0,02442 = 1842,75 => E.D. = 1843 e VSAÍDA = 1843 x 0,002442 = 4,5V

E.D = 60/0,02442 = 2457,00 => E.D. = 2457 e VSAÍDA = 2457 x 0,002442 = 6,0V

2.a Questão : (Valor 3,0) Uma maquina de estados é utilizada para a conversão da tabela a seguir. A entrada da máquina é seqüencial obedecendo a seqüência de bits de entrada C,B e A e a saída é seqüencial e respectivamente Z, Y e X. Usando o modelo de Mealy, pede-se:

a) O diagrama de estados do conversor.(2,0)

b) As equações de estados da máquina de estados e saída.(1,0)

b) S0 = S3 + S4 S1 = S0C’ S2 = S0C S3 = S1B’ S4 = S1B + S2 X = S3C + S4X’ Y = S1B’ + S2B Z = S0A’

A

B C X

Y

Z

0 0 0 0 1 1

0 0 1 1 0 0

0 1 0 1 0 1

0 1 1 1 1 0

1 0 0 1 1 1

1 0 1 0 0 0

1 1 0 0 0 1

1 1 1 0 1 0

Entrada Saída

0/1

0/1

0/0 1/1

1/0

1/1 0/0

0/1 1/0

S

S

S

S

S

1/0

t

t

t

3.a Questão : (Valor 2,0 ptos) De acordo com o mapa a seguir com um banco de memória de capacidade 16K x 8. Pede-se :

a) O projeto do decodificador realizado com memória ROM. Tabela de endereços e conteúdos, sabendo-se que cada dispositivo dispõe de um seletor de chip CS’i, onde i = 0 a 3.(1,0)

b) As equações booleanas para geração com PAL.(1,0)

b) PAL = CS0’ = (A14’A13A12’A11’)CS’)’.

CS1’ = (A14’A13A12’A11 + A14’A13A12)CS’)’. CS2’ = (A14A12’)CS’)’. CS3’ = (A14A12)CS’)’.

2K

6K

4K

4K

banco de memória é :

16K = A0 – A13, de 0000 – 3FFF, origem 2000H = 2000H a 5FFFH

B3 = CS’3 e B2 = CS’2 e B1 = CS’1 e B0 = CS’0.

4K = CS’3; 4K = CS’2; 6K = CS’1 e 2K = CS’0.

4.a Questão: (Valor 3,0) Para um conversor ADC de aproximação sucessivas com a tensão VT = 0,1mV. Houve

uma digitalização do sinal v(t) = 5 sen(2Π.1000t), com uma resolução 10mV. Na reprodução percebeu-se que o sinal reproduzido apresentava uma freqüência falsa igual a 500Hz. Uma segunda tentativa de digitalização o sinal reproduzido foi a freqüência do sinal, pois foi amostrada 4 vezes no período. Nas tentativas 1 e 2 as freqüências de amostragens eram superiores à freqüência do sinal.

Pede-se:

a) A freqüência de amostragem na tentativa 1.(0,5) b) O numero de bits do ADC.(1,0)

c) A freqüência de amostragem na tentativa 2.(0,5)

d) O tempo máximo de conversão do ADC na tentativa 2.(0,5) e) Freqüência mínima do ADC.(0,5)

a) ffalsa = famostragem - fsinal = 500 = famostragem – 1000 = > famostragem = 1.500Hz.

b) 2n _{– 1 = 5000mV/10mV = 500 => n = 9bits.}

c) famostragem = 4 x 1000 = 4KHz.

d) Tamostragem = 0,25ms por ponto lido => TConversão-máximo => TCLOCK = 0,25ms.

e) Fclock= 36KHz.

FEI – NE7720 - 2.a PROVA - SISTEMAS DIGITAIS II – 03/12/2009 – Turma B – Duração 80min Prova sem consulta - Permitido o uso de calculadora – Interpretação faz parte da prova.

Nome ...Nota ...

N.o

1.a Questão : (Valor 2,0) Uma fresa automática utiliza para a usinagem de peças duas réguas medidoras para posicionar o cabeçote de trabalho. Cada das réguas possui divisões de 0,1mm as quais são lidas por um sensor no cabeçote de 0 a 10V. As leituras são enviadas ao sistema de controle de posição a fim de operar corretamente. Sabendo-se que o curso máximo do cabeçote nos 2 eixos (x, y) é 100mm. Para o acionamento dos motores em cada eixo, o comando dispõe de 2 DACs. A tensão de fundo de escala do DAC é igual a 10V e essa saída analógica é conectada ao acionamento eletrônico de cada motor respectivamente. Sabendo-se que o erro de fundo de escala do DAC é de ±0,03% do fundo de escala e o erro do sensor é de ±0,05% do fundo de escala. Pede-se:

a) O número mínimo de bits do DAC para que o desvio máximo não seja maior do o conjunto sensor e DAC. b) Para a posição do cabeçote (60,45)mm, quais as tensões analógicas de saídas dos DACs.

Vide gabarito turma A

2.a Questão : (Valor 3,0) Uma maquina de estados é utilizada para a conversão da tabela a seguir. A entrada da máquina é seqüencial obedecendo a seqüência de bits de entrada Z,Y e X e a saída é seqüencial e respectivamente C, B e A. Usando o modelo de Mealy, pede-se:

a) O diagrama de estados do conversor.(2,0)

b) As equações de estados da máquina de estados e saída.(1,0)

Vide turma A – COMO REFERÊNCIA.

X Y Z A

B

C

0 0 0 0 1 1

0 0 1 1 0 0

0 1 0 1 0 1

0 1 1 1 1 0

1 0 0 1 1 1

1 0 1 0 0 0

1 1 0 0 0 1

1 1 1 0 1 0

Entrada Saída

3.a Questão : (Valor 2,0 ptos) De acordo com o mapa a seguir com um banco de memória de capacidade 16K x 8. Pede-se :

a) O projeto do decodificador realizado com memória ROM. Tabela de endereços e conteúdos, sabendo-se que cada dispositivo dispõe de um seletor de chip CS’i, onde i = 0 a 3.(1,0)

b) As equações booleanas para geração com PAL.(1,0)

. b) PAL = CS0’ = (A14’A13A12’)CS’)’. CS1’ = (A14’A13A12 + A14A13’A12’A11’)CS’)’. CS2’ = (A14A12’A11+ A14A12A11’)CS’)’. CS3’ = (A14A12A11)CS’)’.

4K

6K

4K

2K

a) Considerando comum 1K, temos A0 a A9 comum a todas as memórias. Onde o

banco de memória é :

16K = A0 – A13, de 0000 – 3FFF, origem 2000H = 2000H a 5FFFH

B3 = CS’3 e B2 = CS’2 e B1 = CS’1 e B0 = CS’0.

4K = CS’3; 4K = CS’2; 6K = CS’1 e 2K = CS’0.

A tabela da ROM decodificadora, será :

A14 A13 A12 A11 A10 B3 B2 B1 B0 0 1 0 0 0 1 1 1 0 0 1 0 0 1 1 1 1 0 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 1 0 1 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 1 0 1 1 0 0 0 0 1 1 0 1 1 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 0 1 1 1 0 1 1 1 0 1 0 0 1 0 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 0 0 1 1 1 1 0 1 1 1 0 1 1 1

4.a Questão: (Valor 3,0) Para um conversor ADC de aproximação sucessivas com a tensão VT = 0,1mV. Houve

uma digitalização do sinal v(t) = 5 sen(2Π.2000t), com uma resolução 10mV. Na reprodução percebeu-se que o sinal reproduzido apresentava uma freqüência falsa igual a 500Hz. Uma segunda tentativa de digitalização o sinal reproduzido foi a freqüência do sinal, pois foi amostrada 8 vezes no período. Nas tentativas 1 e 2 as freqüências de amostragens eram superiores à freqüência do sinal.

Pede-se:

a) A freqüência de amostragem na tentativa 1.(0,5) b) O numero de bits do ADC.(1,0)

c) A freqüência de amostragem na tentativa 2.(0,5)

d) O tempo máximo de conversão do ADC na tentativa 2.(0,5) e) Freqüência mínima do ADC.(0,5)

a) ffalsa = famostragem - fsinal = 500 = famostragem – 2000 = > famostragem = 2.500Hz.

b) 2n _{– 1 = 5000mV/10mV = 500 => n = 9bits.}

c) famostragem = 8 x 2000 = 16KHz.

d) Tamostragem = 0,125ms por ponto lido => TConversão-máximo => TCLOCK = 0,125ms.