Circuitos digitais – Parte 02
Decodificadores
Parte 02 – Decodificadores
Decodificadores podem ser entendidos como conversores de binário para decimal. Existe uma entrada binária e uma saída decimal. A entrada binária é formada pela quantidade de bits necessária para permitir a representação de todos os valores decimais suportáveis por este decodificador. A saída decimal é formada por uma quantidade de bits suficiente para apontar para todos os valores decimais suportados por este decodificador.
O nome dos bits de saída precisa receber, obrigatoriamente, um sufixo correspondente ao valor decimal da palavra binária colocada nos bits de entrada.
Um decodificador completo possui “n” bits de entrada e “2^n” bits de saída. O decodificador é especificado por “n→2^n”. Um decodificador incompleto é aquele que sofre a subtração de uma ou mais saídas. Neste caso, as palavras binárias de entrada correspondentes a estas saídas omitidas não poderiam ser utilizadas, pois o decodificador não seria capaz de fazer a decodificação.
Como somente uma única combinação dos bits de entrada pode ser inserida em um instante, então somente uma única saída pode ser sinalizada por vez. Não é permitido selecionar zero, duas ou mais saídas. Uma e apenas uma saída é selecionada.
Se o decodificador indica o valor decimal por meio de uma saída em “zero”, temos um deco-dificador com saída decodificada ativa em nível zero e, neste caso, o nome dos bits de saída precisa começar com “/”. Se o decodificador indica o valor decimal por meio de uma saída em “um”, temos um decodificador com saída decodificada ativa em nível um. Para decodificação em nível “zero”, todas as demais saídas assumem nível “um”. Para decodificação em nível “um”, todas as demais saídas assumem nível “zero”.
Para saídas indicadas por nível “zero”, cada bit corresponde a um maxtermo e a porta lógica utilizada é a OR. Para saídas indicadas por nível “um”, cada bit corresponde a um mintermo e a porta lógica utilizada é a AND. De maneira geral, a porta lógica empregada é aquela para a qual o valor usado na sinalização é o elemento neutro.
1.
Decodificador 1→2 com saídas ativas em nível alto
1→2 DEC ativo em nível alto
A out0 out1
0 1 0
1 0 1
1→2 DEC ativo em nível alto
2.
Decodificador 1→2 com saídas ativas em nível baixo
A Out0 Out1 1→2 DEC A out0 out1 1→2 /out0
3.
Decodificador 2→4 com saídas ativas em nível alto
2→4 DEC ativo em nível alto
B A out0 out1 out2 out3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 1
1 1 0 0 0 1
2→4 DEC ativo em nível alto
4.
Decodificador 2→4 com saídas ativas em nível baixo
2→4 DEC ativo em nível baixo
B A /out0 /out1 /out2 /out3
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0
2→4 DEC ativo em nível baixo
2→4 DEC out0 out1 out2 out3 A B B A Out0 Out1 Out2 Out3 B A /Out3 /Out2 /Out1 /Out0 /out0 /out1 /out2 /out3 A B 2→4 DEC
5.
Decodificador 3→8 com saídas ativas em nível alto
3→8 DEC ativo em nível alto
C B A out0 out1 out2 out3 out4 out5 out6 out7
0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1
3→8 DEC ativo em nível alto
3→8 DEC ativo em nível alto
A B C 1 2 3 4 Out3 Out2 Out1 Out0 Out4 Out5 Out6 Out7 out4 out5 out6 out7 3→8 DEC A out0 out1 out2 out3 B C
6.
Decodificador 3→8 com saídas ativas em nível baixo
3→8 DEC ativo em nível baixo
C B A /out0 /out1 /out2 /out3 /out4 /out5 /out6 /out7
0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0
3→8 DEC ativo em nível baixo
3→8 DEC ativo em nível baixo
C B A Out3 Out2 Out1 Out4 Out5 Out6 Out7 Out0 1 2 3 4 A B C /out0 /out1 /out2 /out3 3→8 DEC /out4 /out5 /out6 /out7
7.
Decodificador 2→4 em lógica positiva com chip enable
2→4 DEC ativo em nível alto
CE B A out0 out1 out2 out3
0 X X 0 0 0 0
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 1
1 1 1 0 0 0 1
2→4 DEC ativo em nível alto
8.
Decodificador 2→4 em lógica negativa com chip enable
2→4 DEC ativo em nível baixo
/CE B A out0 out1 out2 out3
0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 CE A B Out1 Out2 Out3 Out0 out0 out1 out2 out3 2→4 DEC A B CE /CE B A /Out2 /Out3 /Out1 /Out0 /out0 /out1 /out2 /out3 A B 2→4 DEC /CE
9.
Decodificador 2→4 em lógica positiva com output enable
2→4 DEC ativo em nível alto
OE CE B A out0 out1 out2 out3
0 X X X 3S 3S 3S 3S 1 0 X X 0 0 0 0 1 1 0 0 1 0 0 0 1 1 0 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1 0 0 0 1
2→4 DEC ativo em nível alto
10.
Decodificador 2→4 em lógica negativa com output enable
2→4 DEC ativo em nível baixo
/OE /CE B A out0 out1 out2 out3
0 0 0 0 0 1 1 1 0 0 0 1 1 0 1 1 0 0 1 0 1 1 0 1 0 0 1 1 1 1 1 0 0 1 X X 1 1 1 1 1 X X X 3S 3S 3S 3S
2→4 DEC ativo em nível baixo
CE OE A B Out1 Out2 Out3 Out0 out0 out1 out2 out3 2→4 DEC A B OE CE /OE /CE A B Out1 Out2 Out3 Out0 /out0 /out1 /out2 /out3 A B 2→4 DEC /OE /CE
11.
Decodificador 3→8 em lógica negativa com NAND
3→8 DEC ativo em nível baixo
12.
Decodificador 3→8 em lógica negativa com NOR
C B A 74LS10 /Out0 /Out1 /Out3 /Out2 /Out7 /Out6 /Out5 /Out4 C B A 74LS27 Out0 Out1 Out3 Out2 Out4
13.
Decodificador 3→8 em lógica positiva com chip enable
3→8 DEC ativo em nível baixo
14.
Decodificador 3→8 em lógica negativa com chip enable
3→8 DEC ativo em nível alto
CE C B A Out4 Out5 Out7 Out6 Out2 Out3 Out1 Out0 CE C B A Out1 Out3 Out2 Out0 Out6 Out7 Out5 Out4
