Introdução
Neste capítulo vamos proceder à concepção de um inversor CMOS (esquemático e layout). Para a implementação do mesmo desenhamos o seu esquemático, a partir do qual extraímos a netlist, para a verificação do correcto funcionamento do circuito e posterior elaboração do layout correspondente. De seguida foi extraída a vista extracted da célula, que nos permitiu retirar a netlist associada ao nosso layout, que mais tarde foi testada em HSPICE.
Sendo assim neste capítulo iremos apresentar as seguintes etapas: I. Esquemático
II. Layout III. Simulação
I. Esquemático
Figura 1 (Esquemático do inversor)
O tamanho dos transístores foi escolhido tendo em vista Wp=2.Wn, de modo a ficarem casados. Este mesmo esquemático foi testado em HSPICE, usando áreas de dreno e fonte mínimas, de modo a comprovar o seu correcto funcionamento.
II. Layout
A concepção do layout foi realizada tendo em conta a minimização de espaço e consumo, utilizando para tal as medidas mínimas de altura e largura para as várias layers, permitidas por esta tecnologia, 0.18 µm. Foram também respeitados os tamanhos
da célula:
Altura total : 7.12 µm
Espaçamento entre alimentação: 6.16 µm
Altura da Nwell: 4.3 µm
Como o nosso grande objectivo passava pela minimização da área da célula, e uma vez que nos encontrávamos restringidos em um dos parâmetros, altura, procuramos obter uma largura o menor possível. Assim obtivemos uma largura de 0.94µm e uma
área de célula de 6.16µm por 0.94µm, ou seja 5.79pm.
III. Simulação
Nesta simulação foram usados os modelos NMOSOX3 e PMOSOX3 típicos, ou seja da liberaria LIB_TT. Para a mesma foi usada a seguinte netlist extraída da vista extracted: * net 0 = gnd! * net 1 = /4 * net 2 = /3 * net 3 = /2 * net 4 = /1 * capacitor(0) = /+5 C0 2 1 8.40507e-17 * capacitor(1) = /+4 C1 3 1 1.07402e-17 * capacitor(2) = /+3 C2 3 2 6.06287e-16 * capacitor(3) = /+2 C3 4 2 4.68162e-17 * pfet(4) = /+1
M4 1 3 4 4 pmosox3 w=0.66u l=0.18u ad=7.096e-13 as=7.616e-13 +pd=4.832e-06 ps=4.512e-06 nrd=0.001 nrs=0.001
* nfet(5) = /+0
M5 2 3 1 2 nmosox3 w=0.33u l=0.18u ad=6.007e-13 as=2.816e-13 +pd=3.556e-06 ps=1.956e-06 nrd=0.001 nrs=0.001
Foi realizada uma simulação seguindo o método de Monte Carlo, variando o tamanho dos transístores (W/L), em cerca de 30 %, para três diferentes temperaturas, [-40 , 25 , 125] ºC , para quatro tensões distintas [1.2 , 2.0 , 3.0 , 3.6] V a uma frequência de 100 MHz. À saída do inversor foi colocada uma carga de 7 fF.
Tempo de subida (pico-segundos):
Para 1.2 V: Para 2.0 V:
Para 3.0 V: Para 3.6 V:
Tempo de descida (pico-segundos):
Para 1.2 V: Para 2.0 V: º C \ tr Min Tip. Máx -40 150 260 350 25 180 290 375 125 280 330 455 º C \ tr Min Tip. Máx -40 90 120 180 25 95 145 280 125 130 190 305 º C\ tr Min. Tip. Máx. -40 95 105 125 25 100 115 135 125 110 125 180 ºC \ tr Min. Tip. Máx. -40 85 95 105 25 90 100 135 125 95 105 155 º C\ tf Min Tip. Máx -40 100 130 160 25 100 130 160 125 120 140 160 º C\ tf Min Tip. Máx -40 160 180 290 25 160 200 290 125 180 225 290
Para 3.0 V: Para 3.6 V: Tplh (pico-segundos): Para 1.2 V: Para 2.0 V: Para 3.0 V: Para 3.6 V: º C\ tf Min. Tip. Máx. -40 95 100 120 25 90 100 125 125 95 100 125 º C/ tf Min. Tip. Máx. -40 95 105 145 25 95 105 135 125 95 110 130 º C\ tplh Min Tip. Máx -40 70 100 175 25 80 110 205 125 90 135 230 º C\ tplh Min Tip. Máx -40 45 60 80 25 55 65 90 125 60 80 105 º C \ tplh Min. Tip. Máx. -40 30 40 60 25 35 45 65 125 40 55 75 º C\ tplh Min. Tip. Máx. -40 35 45 65 25 35 50 75 125 40 60 85
Tphl (pico-segundos): Para 1.2 V: Para 2.0 V: Para 3.0 V: Para 3.6 V: º C\ tphl Min. Tip. Máx. -40 50 60 75 25 45 60 75 125 50 60 70
Figura 3 (Tempo de delay)
º C\ tphl Min Tip. Máx -40 75 85 100 25 75 85 100 125 80 90 100 º C\ tphl Min Tip. Máx -40 60 65 75 25 60 65 75 125 60 70 75 º C\tphl Min. Tip. Máx. -40 45 60 70 25 40 55 70 125 45 55 65
Potência Dinâmica (fW): Transição de subida:
Para 1.2 V: Para 2.0 V:
Para 3.0 V: Para 3.6 V:
Figura 4 (Potência dinâmica)
º C\ pwr Min Tip. Máx -40 8.3 10 12 25 8.5 11 12 125 9 11 12 º C\ pwr Min Min Máx -40 22 24 26 25 23 24 30 125 23 25 31 º C\ pwr Min. Tip. Máx -40 75 85 90 25 74 85 91 125 74 82 90 º C\ pwr Min. Tip. Máx -40 55 62 66 25 53 61 65 125 52 60 64
Potência Dinâmica (fW): Transição de descida:
Para 1.2 V: Para 2.0 V:
Para 3.0 V: Para 3.6 V:
Figura 5 (Potência dinâmica)
º C\ pwf Min Tip. Máx -40 8.2 8.6 12 25 8.5 9.2 12 125 8.6 10 12 º C\ pwf Min Min Máx -40 23 24 25 25 23 24 26 125 24 25 26 º C\ pwf Min. Tip. Máx -40 85 90 95 25 86 93 99 125 87 95 102 º C\ pwf Min. Tip. Máx -40 54 60 64 25 56 61 66 125 57 62 66
Margens de ruído: NML:
Para 1.2 V: Para 2.0 V:
Para 3.0 V: Para 3.6 V:
Figura 6 (Margem de ruído inferior para valores típicos)
ºC\ NML Min Tip Máx -40 0,497 0,543 0,605 25 0,46 0,543 0,606 125 0,421 0,51 0,587 ºC\ NML Min Tip Máx -40 0,815 0,936 1,07 25 0,724 0,923 1,05 125 0,667 0,856 0,998 ºC \ NML Min Tip Máx -40 1,71 1,93 2,15 25 1,51 1,84 2,09 125 1,33 1,69 1,94 ºC\ NML Min Tip Máx -40 1,36 1,54 1,74 25 1,19 1,5 1,68 125 1,06 1,36 1,57
NMH:
Para 1.2 V: Para 2.0 V:
Para 3.0 V: Para 3.6 V:
Figura 7 (Margem de ruído superior para valores típicos)
ºC\ NMH Min Tip Máx -40 0,353 0,429 0,495 25 0,337 0,408 0,511 125 0,329 0,414 0,527 ºC\ NMH Min Tip Máx -40 0,5 0,64 0,76 25 0,49 0,62 0,81 125 0,49 0,65 0,84 ºC\ NMH Min Tip Máx -40 0,61 0,83 1,03 25 0,62 0,83 1,15 125 0,68 0,92 1,22 ºC\ NMH Min Tip Máx -40 0,67 0,94 1,18 25 0,69 0,98 1,34 125 0,78 1,07 1,43
Jitter:
De modo a qualificar o “jitter” da célula foram realizadas várias simulações, tendo em vista as situações extremas de tensão, 1.2 V e 3.6V, a uma temperatura de 25º C, usando um ruído aleatório na alimentação de 0.2V pico-a-pico.
Cycle-to-cycle jitter: 1.2 V: Jitter_max = 13.4 ps
Figura 8 (Jitter aleatório para 1.2 V de entrada)
3.6 V: Jitter_max = 1.9 ps
Figura 10 (Jitter aleatório para 3.6 V na entrada)
