EXPERIMENTO NO 06 – Transistor de Efeito de Campo
OBJETIVO: Estudar o funcionamento do J-FET MATERIAIS:
Instrumentos:
Osciloscópio duplo traço Gerador de funções
Materiais (responsabilidade do aluno): Fonte de alimentação
Multímetro
Régua de proto-board
“Data Sheets em anexo a folha tarefa” [Obs.:alguns disponíveis http://paginapessoal.utfpr.edu.br/humberto ] 2 Transistores BF245 Resistors diversos Capacitores diversos Potenciômetro linear de 1M, 570k, 4k7 e 1k 3 pares de pontas de provas (banana-jacaré) 2 pontas de provas (BNC-jacaré) para osciloscópio 1 ponta de prova (BNC-jacaré) para o gerador de funções.
2. Resumo teórico
A figura 1 apresenta um esboço da polarização de um J-FET canal N: junção PN inversamente polarizada, VGS ≤ 0, e VDS positivo (VDS > 0).
ID – corrente de dreno
VDS – tensão dreno (drain) fonte (source)
G – porta (gate) D – dreno (drain) S – fonte (source)
Figura 1 – Polarização de um J-FET canal N
A figura 2 esboça a evolução da região de depleção de portadores (cinza), para VGS = 0, em função da tensão
VDS. Aplicando-se uma pequena tensão positiva no dreno o J-FET comporta-se como um resistor, figura
2(a), ou seja, haverá uma corrente de dreno ID. A corrente ID aumenta proporcionalmente com o aumento de
VDS, figuras 2(b) e 2(c). A partir da figura 2(c) a queda tensão ao longo do canal N aumenta a região de
transição de forma não uniforme. A partir desse ponto o aumento na tensão VDS, aumenta as regiões de
transição, diminuindo a largura do canal e aumentado a sua resistência. Logo, a corrente ID permanece,
aproximadamente, constante. O valor de VDS na figura 2(c) é denominado tensão de pinçamento (drain-source pinch-off voltage), abreviada Vpo.
Após o pinçamento a largura do canal permanece constante. Já o comprimento do canal aumenta e a corrente ID permanece praticamente constante. Em operação normal a máxima corrente de saturação de um J-FET é
(a) (b) (c)
(d) (e) (f)
Figura 2 - Evolução das regiões de depleção em umJ-FET canal N
Do aumento simultâneo de VDS e da resistência do canal ocorre que ID cresce, a princípio, linearmente, após
cada vez mais lentamente, permanecendo quase que constante. O gráfico na figura 3 apresenta a característica de saída do J-FET BF245C. Note que na medida em que VGS é mais negativa o valor da
corrente IDS diminui.
Equações para o cálculo dos capacitores: P P GS DSS V V V I gm 2 1 1
3. Prática
3.1 Gráfico ID x VDS para VGS=0:
No circuito da figura 1, determine os valores de VCC e
(P+RD) para que a corrente ID 51. IDSS (VGS=0 consulte o datasheet). Para isso considere que a resistência dreno-fonte como sendo igual a zero. Assim, garante-se que quem limitará a corrente IDSS será o FET e não (P+RD). Escolha
um potenciômetro adequado para permitir que a corrente ID
varie desde zero até 1.5IDSS. Preencha a tabela abaixo e
trace o gráfico. Indique no gráfico os valores de VPo e IDSS. Figura 1
No circuito da figura 1, o que acontece com ID se curto-circuitarmos (P+RD)? Explique.
Gráfico de ID x VDS VDS ID
3.2. Medição do valor de VP:
No circuito da figura 2, para o valor de (P+RD), que
permitiu a corrente IDSS, varie o valor de VGS (note
que a gate tem de ser negativo em relação ao terminal de source).
Trace o gráfico de ID em função de VGS e indique o
valor de VP=VGSoff Figura 2 Gráfico de ID x VGS -VGS ID 0
3.3 Amplificador Fonte-Comum
Para uma aplicação qualquer, deseja-se fixar o ponto de trabalho Q segundo os valores de VGS e ID.
Escolha VDS para que o transistor opere em classe A (região central da reta de carga):
(verificar os valores de VGS e ID nas curvas do data sheet)
VCC=15V;
BF245A: VGS = -0,5V ID = 2,4mA VDS=
BF245B: VGS = -1.5V ID = 4,0mA VDS=
BF245C: VGS = -2.0V ID = 8,0mA VDS=
Exemplo:
Na malha de saída temos que: VCC VDS (RS RD), logo:
)
(RS RD 1500 Ω
Na malha de entrada não circula corrente (IG=0), temos que: VRS VGS RSIDVGS 0, logo:
mA I V R D GS S 4 ) 5 . 1 ( 375 Ω e RD 1125 Ω
Observe que a tensão negativa de polarização VGS é fornecida através do resistor RS, que faz o potencial cair
de VS para VT. Como VT < VS e VG = VT (potencial de massa), pois não há circulação de corrente na malha
de entrada, temos que VG < VS, isto é, VG-VS=VGS<0. O resistor RS também permite a realimentação
negativa que estabiliza o J-FET, de modo similar ao verificado com o resistor de emissor no transistor bipolar.
Sabendo que a reta de carga fica determinada pelos pontos P1 (VCC; 0) e P2 (0; ) S D CC R R V , determine as coordenadas: P1= P2=
No circuito amplificador, quando a Vi=0, estaremos no ponto de trabalho e VDS será igual a VDS=VCC-VRDQ,
aproximadamente. A medida que Vi cresce, VGS torna-se menos negativo e ID cresce e aumenta a queda de
tensão em RD.
Cálculo de VGS: Com os valores de IDSS e VP medidos anteriormente e ID da curva, determinar o valor de
VGS e compará-lo com o valor fornecido nas curvas. Utilizar esses dados para o projeto
Cálculo de gm: Com IDSS, VP e VGS, determine gm :
Determinação de rds: No manual verificar o parâmetro yos (gos) que corresponde a ds r
1 .
Valor RG: O resistor RG deve ser tal que não represente uma carga excessiva para o circuito anterior. Nesse
projeto utilizar-se-á o valor de 22kΩ.
Cáculo dos capacitores: Para RL=1k, Rg (medido na Tarefa 5) determine os capacitores para a freqüência
de corte de 100Hz.
Calcular Gv, Ri e Ro
Medir Gv e Ro na freqüência de 1kHz e comparar com os valores calculados.
Verificar a freqüência de corte inferior.
Trabalho extra-classe: Estudar e preparar uma resenha sobre os transistores do tipo MOS, incluindo circuitos de polarização. Pesquise e inclua a data sheet de pelo menos um MOS-FET que contenha as curvas.
A resenha deverá ser entregue em CD, no formato DOC, compatível com o Office 2003. É responsabilidade da equipe garantir que o arquivo esteja compatível. No CD deve estar identificada a equipe e os e-mails.
