Arquitetura de Computadores Aulas Pr´ aticas 2021/2022
Licenciatura em Engenharia Inform´ atica e Computa¸ c˜ ao FCUP/FEUP – Universidade do Porto
Mem´ orias Cache
1. Considere as 3 mem´orias cache representadas nas Figuras 1, 2 e 3. Para cada mem´oria cache determine a tag e o index associados aos seguintes endere¸cos:
(a) 0x0000222c (b) 0x00001956 (c) 0x00004321 (d) 0x00000037
2. Considere as 3 mem´orias cache representadas nas Figuras 1, 2 e 3 e assuma que a mem´oria principal tˆem o tamanho m´aximo suportado por endere¸cos de 32 bits (4 GiB). Para cada mem´oria cache indique:
(a) o tipo de cache
(b) o n´umero de linhas da cache
(c) a capacidade de cada linha da cache em bytes (d) a capacidade total da cache em bytes
(e) o n´umero de bits necess´arios para implementar a cache
(f) o n´umero de linhas de cache em que pode ser dividida a mem´oria (g) o n´umero de linhas de mem´oria mapeadas na mesma linha da cache
3. Considere as 3 mem´orias cache representadas nas Figuras 1, 2 e 3 e assuma que a mem´oria principal tem apenas 2 MiB. Para cada mem´oria cache indique:
(a) o n´umero de linhas de cache em que pode ser dividida a mem´oria (b) o n´umero de linhas de mem´oria mapeadas na mesma linha da cache
4. Considere a mem´oria cache representada na Figura 2 e assuma que a mem´oria prin- cipal tem 4 GiB. Sabendo que o conte´udo do endere¸co de mem´oria 0xC0C0C0C0 se encontra em cache, indique:
(a) dois endere¸cos cujo acesso levaria a aceder `a linha de cache contendo o endere¸co 0xC0C0C0C0 (cache hit)
(b) dois endere¸cos cujo acesso obrigaria a substituir a linha da cache contendo o endere¸co 0xC0C0C0C0 (cache miss)
5. Considere a sequˆencia de referˆencias de acessos a mem´oria que se segue (endere¸cos em bytes): 12, 720, 172, 8, 764, 352, 760, 56, 724, 176, 744, 1012
(a) Indique a mesma sequˆencia mas com os endere¸cos em m´ultiplos de palavras (words, 4 bytes).
(b) Dadas 3 caches de mapeamento direto (direct-mapped caches), C1, C2 e C3, todas com uma capacidade total de 8 palavras, diga qual a que tem o menor miss rate na sequˆencia acima, sabendo que a cache C1 usa blocos de 1 palavra, C2 usa blocos de 2 palavras e C3 usa blocos de 4 palavras.
(c) Se o miss stall time for de 25 ciclos e C1 tem um tempo de acesso de 2 ciclos, C2 de 3 ciclos e C3 de 5 ciclos, qual ´e a cache com melhor desempenho na sequˆencia acima?
Figure 1: Cache I
Figure 2: Cache II
Figure 3: Cache III
