Olivier Ponsini
Ingénieur informatique en vérification
17 bis rue de Cannes 06110 Le Cannet
T04.89.68.64.51
Bolivier.ponsini@laposte.net 35 ans
Expérience
2009
Chercheur, Équipe CeP, Laboratoire I3S, Sophia Antipolis.
Vérification de programmes Java à l’aide de solveurs de contraintes IBM/Ilog Optimisation du traitement des boucles par génération d’invariants
Développement en Java et Perl sous svn d’un prototype
2008–2009
Ingénieur R&D, ESTEREL EDA Technologies, Villeneuve Loubet.
Prise en charge du module de vérification formelle de l’atelier de conception de circuits électroniques Esterel Studio
Amélioration de la plateforme de tests unitaires (scripts Perl et Shell) du module, ajout de tests Développement en C++d’un algorithme de génération de contraintes de validité (assertions) Évaluation de nouvelles méthodes pour la détection des interblocages sur un cas client 2006–2008
Chercheur, Équipe VASY, INRIA Grenoble - Rhône-Alpes.
Étude de la vérification formelle de modèles de systèmes-sur-puce (SoC) au niveau transaction Conception d’une traduction de modèles SystemC/TLM vers l’algèbre de processus Lotos Vérification des modèles traduits : model-checking et equivalence-checking (outil CADP) Intégration d’un modèle de circuit industriel (25 000 lignes de C++ et SystemC) dans un environnement de vérification en Lotos et C (abstraction et interfaçage)
Interactions avec les industriels (STMicroelectronics, BULL, CEA) du projet Multival du pôle de compétitivité Minalogic
2001–2006
Enseignant-chercheur doctorant, Équipe Langages, Université de Nice/I3S.
Traduction automatique de programmes C vers la logique équationnelle pour la vérification Développement en Java et JavaCC sous CVS d’un système de réécriture et de deux traducteurs du langage C (9000 lignes)
Spécification et vérification de propriétés de programmes avec des assistants de preuve Présentation des travaux et outils lors de conférences internationales
Enseignements 450h : algorithmique, langages objet et fonctionnel, systèmes d’exploitation 2000–2001
Scientifique du contingent, Délégation Générale pour l’Armement, Paris.
Assistant maîtrise d’ouvrage pour un logiciel de simulation réalisé selon des normes qualité : respect du cahier des charges et du référentiel documentaire, contrôle des délais
1998 et 1999
Ingénieur-Maître stagiaire, AMADEUS, Sophia Antipolis.
Évaluation des technologies géospatiales du SGBD Oracle (SQL, Pro*C, PL/SQL)
Étude et développement d’une application Internet d’interrogation de système de réservation (XML, XSL, JavaScript, DHTML)
1996
Technicien automaticien stagiaire, British Petroleum, Lavéra.
Étude et développement d’un logiciel de simulation de régulation automatique
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Diplômes et titres universitaires
2001–2005
Doctorat en Informatique, Université de Nice, mention très honorable.
1999–2000
DEA Informatique, Université de Nice, mention bien, major.
Programmation logique et par contraintes, programmation réactive synchrone, programmation distribuée, déduction automatique
1996–1999
Ingénieur-Maître Informatique, IUP d’Avignon, félicitations du jury, major.
Génie logiciel : conception objet, UML, Java, C++, Corba, assurance qualité, test 1994–1996
DUT Génie Électrique et Informatique Industrielle, IUT de Nice.
Langues étrangères
Anglais Très bon niveau Italien Notions
Espagnol Bonnes notions Lituanien Notions
Compétences
Langages C, C++, Java, Perl, Shell Unix Systèmes Linux, Solaris, Windows Matériel Assembleur, SystemC, Transaction
Level Modeling, Synopsys Design Compiler
Vérification Logiques temporelles, PSL, equiva- lence/model checking, SIS/VIS
Références
Gunther Siegel, CTO, ESTEREL EDA Technologies, Responsable de l’équipe R&D.
T04.92.02.40.40
Bgunther.siegel@esterel-technologies.com
Hubert Garavel, Directeur de Recherche, INRIA Grenoble Rhône-Alpes, Responsable de l’équipe VASY.
T04.76.61.52.24 Bhubert.garavel@inria.fr
Carine Fédèle, Maître de Conférences, Université de Nice, Directrice de ma thèse.
T04.92.94.27.47 Bcarine.fedele@unice.fr
Publications (sélection)
Hubert Garavel, Claude Helmstetter, Olivier Ponsini and Wendelin Serwe. Verification of an Industrial SystemC/TLM Model using Lotos and CADP. In Proceedings of the 7th ACM-IEEE International Conference on Formal Methods and Models for Codesign MEMOCODE’2009 (Cambridge, USA), July 2009.
Olivier Ponsini and Wendelin Serwe. A schedulerless semantics of TLM models written in SystemC via translation into LOTOS. In Jorge Cuellar and Tom Maibaum, editors, Proceedings of the 15th International Symposium on Formal Methods FM’08 (Turku, Finland), Lecture Notes in Computer Science. Springer Verlag, May 2008.
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