Hardware reconfigurável

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Proposta de metodologia para utilização em hardware reconfigurável para aplicações...

Proposta de metodologia para utilização em hardware reconfigurável para aplicações...

O programa CBERS é uma parceria entre o governo Brasileiro e o governo Chinês para desenvolvimento de satélites para sensoriamento remoto. A metodologia proposta será aplicada na Câmera Multi Espectral (MUXCAM) dos satélites CBERS-3 e 4, a primeira deste gênero a ser totalmente produzida no Brasil. Devido à alta confiabilidade exigida, principalmente devido ao custo elevado, as aplicações aeroespaciais que envolvem hardware reconfigurável devem possuir uma metodologia de desenvolvimento, desde a definição dos requisitos até o processo de verificação e validação. A utilização da linguagem VHDL e da ferramenta de síntese, processo este chamado de metodologia clássica, produzem um circuito final não otimizado, eliminando redundâncias e alterando a arquitetura proposta. Este trabalho propõe uma metodologia que busca garantir a utilização de uma única arquitetura desde o início do ciclo de desenvolvimento até sua finalização. Esta metodologia torna o processo de desenvolvimento mais confiável e determinístico.
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PMEMD-HW : simulação por dinâmica molecular usando hardware reconfigurável

PMEMD-HW : simulação por dinâmica molecular usando hardware reconfigurável

Assim como Alam et al., Scrofano e Prasanna [SCR06] também utilizaram o AMBER como base para aceleração. Entretanto, a técnica estudada foi a malha de partículas sua- ve de Ewald (SPME), que facilita o uso de FFT 3D – para o qual foram empregadas biblio- tecas prontas da Intel (da Intel Math Kernel Library ®). Do mesmo modo que os outros autores, eles reclamam da falta de ponto flutuante nos FPGAs e que é necessário um cor- reto particionamento para saber o que acelerar em hardware e o que manter em software – sem perder o foco, que deve ser uma melhora no sistema como um todo. Em seu texto, criticam a trabalho de Gu e Herbordt por estar limitado a simulações pequenas que cai- bam na memória do FPGA (os artigos mais atuais de Gu e Herbordt afirmam que simula- ções maiores são possíveis, usando acesso à memória externa) e por utilizar técnicas O(n²) que não escalam bem para encontrar pares de átomos interativos. Ainda, os ganhos reportados são comparados a programas de DM lentos.
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Uma implementação da análise de componentes independentes em plataforma de hardware reconfigurável

Uma implementação da análise de componentes independentes em plataforma de hardware reconfigurável

VHDL significa VHSIC Hardware Description Language. VHSIC ´e uma abre- via¸c˜ao para Very High Speed Integrated Circuits (Circuito Integrado de Alta Velocidade), que foi uma iniciativa do Departamento de Defesa dos Estados Unidos na d´ecada de 80. Essa iniciativa tinha como objetivo a cria¸c˜ao de uma linguagem para descrever hardware que fosse leg´ıvel tanto para m´aquinas quanto para humanos, for¸cando assim os desenvol- vedores a escrever c´odigos compreenc´ıveis e estruturados, de forma que o c´odigo pudesse ser utilizado como um documento de especifica¸c˜ao do projeto. Alguns pontos importantes eram que a linguagem deveria possuir um paralelismo inerente, da mesma forma que os hardwares digitais possuiam, e a capacidade de interpretar trechos de c´odigo sequenciais, para o caso de implementar fun¸c˜oes l´ogicas complexas. Essa iniciativa posteriormente levou a cria¸c˜ao da VHDL. A primeira vers˜ao da linguagem foi estabelecida em 1987. O padr˜ao foi revisado e em 1993 foi estabelecido um novo padr˜ao, o VHDL 93. A VHDL foi a primeira HDL a ser padronizada pelo IEEE (Institute of Electrical and Electronics Engineers) segundo o padr˜ao IEEE 1076.
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Autonomic hardware manager: uma arquitetura de hardware autonômico usando a solução de repositório ativo de componentes

Autonomic hardware manager: uma arquitetura de hardware autonômico usando a solução de repositório ativo de componentes

Esta Tese tem como objetivo desenvolver e implementar uma arquitetura para suporte a sistemas de Hardware Autonômicos, capaz de gerenciar o hardware em operação em dispositivos reconfiguráveis. A arquitetura proposta implementa mecanismos para manipulação, geração e comunicação de arquiteturas de hardware, usando a metodologia de Repositório Ativo orientado a Contexto. A solução consiste no desenvolvimento de uma arquitetura de Hardware-Software denominada Autonomic Hardware Manager, que contém um Repositório Ativo de Componentes de Hardware. Usando o repositório, a arquitetura se encarregará de gerenciar os sistemas embarcados conectados durante sua operação, possibilitando a implementação de características autonômicas como auto-gerenciamento, auto- otimização, auto-descrição e auto-configuração. A arquitetura proposta contempla também um metamodelo para representação do Contexto de Operação de sistemas de hardware. Esse metamodelo servirá de base para o desenvolvimento dos módulos de sensibilidade ao contexto, previstos na arquitetura do repositório ativo. Para fins de demonstração do funcionamento da arquitetura proposta, experimentos foram realizados com vistas a comprovar as hipóteses de pesquisa e alcançar cada objetivo desta tese. Três experimentos foram planejados e executados: o Hardware Reconfigurable Filter, que consiste em uma aplicação que implementa Filtro Digitais através de hardware reconfigurável; o Autonomic Image Segmentation Filter, que apresenta o projeto e implementação de uma aplicação autonômica de segmentação de processamento de imagens; por fim, o Autonomic Auto Pilot aplicação que consiste de um piloto automático para veículos aéreos não tripulados. Neste trabalho, a arquitetura das aplicações foi organizada em módulos, de acordo com as suas funcionalidades. Alguns destes módulos foram reimplementados em HDL e sintetizados em hardware. Outros módulos foram mantidos em software. Em seguida, a aplicações são integradas com o repositório AHM para possibilitar a sua adaptação aos diferentes contextos de operação, tornando-as autonômicas.
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Uma ferramenta para execução de algoritmos utilizando o modelo a fluxo de dados dinâmico...

Uma ferramenta para execução de algoritmos utilizando o modelo a fluxo de dados dinâmico...

Galadriel e Nenya são compiladores que atuam em série e tem como objetivo gerar um hardware reconfigurável constituído por um FPGA acoplado a uma ou mais memórias a partir de um algoritmo representado por bytecodes de Java. (CARDOSO, 2000). Um exemplo da arquitetura do hardware gerado pelos compiladores Galadriel e Nenya pode se visto na Figura 8. As memórias permitem que pequenas partes da execução de um programa possam ser computadas diretamente no FPGA, sem intervenção do processador. Desse modo, não são necessárias as transferências dos dados entre memória e processador. Na Figura 8, sistema de hospedagem é um computador, por exemplo, o computador ligado a uma placa de prototipação.
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RTEV - ambiente de desenvolvimento de aplicações reconfiguráveis com o kernel de tempo real Virtuoso

RTEV - ambiente de desenvolvimento de aplicações reconfiguráveis com o kernel de tempo real Virtuoso

Cada um destes tipos de acoplamento tem suas vantagens e desvantagens. Quanto mais integrado o hardware reconfigurável estiver com o processador principal, com mais frequên- cia poderá ser solicitado para computações menores, devido ao baixo custo de comunicação. Entretanto, o hardware é incapaz de processar por longo período de tempo sem a intervenção do processador principal, pois utiliza recursos deste, e a lógica reconfigurável disponível, geral- mente, é um tanto limitada. Quanto mais distante estiver do processador maior será a capacidade de execução autônoma. Entretanto, em aplicações que possuem um alto custo de comunicação, o ganho pode ser reduzido ou até mesmo ultrapassado pelo atraso na comunicação.
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SISTEMA EMBARCADO RECONFIGURÁVEL DE FORMA ESTÁTICA POR PROGRAMAÇÃO GENÉTICA UTILIZANDO HARDWARE EVOLUCIONÁRIO HÍBRIDO

SISTEMA EMBARCADO RECONFIGURÁVEL DE FORMA ESTÁTICA POR PROGRAMAÇÃO GENÉTICA UTILIZANDO HARDWARE EVOLUCIONÁRIO HÍBRIDO

O uso da tecnologia baseada em Field Programmable Gate Arrays (FPGAs), de forma reconfigurável, para a solução de diversos problemas atuais, tem se tornado um frequente objeto de estudo. Essa técnica é de aplicação viável e promissora na elaboração de sistemas embarcados, porém, a dificuldade em encontrar uma forma flexível e eficiente de realizar tal aplicação é o seu maior problema. Neste trabalho, é apresentada uma arquitetura virtual e reconfigurável (AVR) em FPGA para aplicações em hardware, utilizando um software de Programação Genética na elaboração de uma reconfiguração ótima para esta AVR, de forma a construir um hardware capaz de efetuar uma determinada tarefa em um sistema embarcado. Esta proposta é uma forma simples, flexível e eficiente de realizar aplicações adequadas em sistemas embarcados, quando comparada a outras técnicas de hardware reconfigurável. A representação do fenótipo no sistema evolutivo proposto se baseia em uma rede de elementos de função (EF) bidimensional. A ferramenta GPLAB, para MATLAB, é usada na Programação Genética, e a solução encontrada por esta é convertida em um mapeamento de memória com o cromossomo da melhor solução, onde este é usado para reconfigurar o hardware. Nos testes realizados, a GPLAB encontrou resultados para circuitos lógicos em poucas gerações, e para filtros de imagem encontrou soluções eficientes, onde ocorreu pouca ocupação de hardware, principalmente da memória nos casos apresentados, apresentando um cromossomo de tamanho reduzido, o que demonstra uma boa eficiência da proposta.
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Topologia Reconfigurável para Sistemas Híbridos de Armazenamento de Energia Elétrica

Topologia Reconfigurável para Sistemas Híbridos de Armazenamento de Energia Elétrica

A frequência do cristal oscilador externo implementado, atua sob uma frequência de 8 MHz. A programação da PIC 16f1788 é feita através do PICkit™ 3, por via dos 5 pins de programação. Foi ainda contemplado outro sistema de segurança analógico e autónomo, em cada controlador. A este sistema está associado uma interrupção externa que monitoriza a tensão da célula. Caso esta ultrapasse a tensão de referência (tensão de segurança) é ativada a interrupção externa que realiza o bypass da célula pelo controlador local. A tensão de segurança é determinada graças à utilização de um reóstato e de um regulador de tensão variável. Esta abordagem permite adaptar o hardware implementado em diversos tipos de células (e.g. baterias, supercondensadores), em que os valores de tensão de segurança são distintos. A ativação da interrupção externa é realizada através da comparação, realizada por comparador de tensão, entre a tensão de referência e o valor da tensão aos terminais da célula.
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Projeto de um módulo de aquisição e pré-processamento de imagem colorida baseado...

Projeto de um módulo de aquisição e pré-processamento de imagem colorida baseado...

Modelos de cor, tamb´em conhecidos como espa¸co de cor ou sistema de coordenadas de cor, ´e uma especifica¸c˜ao de um sistema de coordenadas 3-D em um subespa¸co interno ao sistema, onde cada cor s˜ao representadas por um simples ponto (Gonzalez e Woods, 1992). Os modelos de cor s˜ao usados para classificar cores com atributos, como matiz (H), satura¸c˜ao (S), crominˆancia (formada pela jun¸c˜ao da cor e da satura¸c˜ao) e brilho (Swenson, 2000). Dentre os v´arios modelos de cores existentes, estes podem ser direcionados ao hardware e ao software (processamento de imagem). Para o hardware, os mais comumente usados, tais como RGB (Red, Green, Blue) para monitores coloridos e para uma ampla variedade de cˆameras de video a cores; o CMY para impressoras coloridas (Cyan, Magenta, Yellow); o YIQ que ´e o padr˜ao para transmiss˜ao de sinal (anal´ogico) de v´ıdeo colorido para televisores, o Y corresponde a luminˆancia, I e Q correspondem a cor da imagem; e o YCrCb, que ´e um modelo de cor inicialmente utilizado em televis˜ao digital e que independe do sistema de codifica¸c˜ao de sinal de TV. Devido ao desacoplamento da luminˆancia com as informa¸c˜oes de cores da imagem, este modelo de cor pode ser utilizado tanto em televisores coloridos como tamb´em em monocrom´aticos. V´arios modelos de cores s˜ao direcionados tanto ao harwdware quanto ao software. No software os mais frequentemente utilizados s˜ao o RGB, HSI (matiz, satura¸c˜ao, intensidade) e o YIQ.
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Teclado touch capacitivo reconfigurável baseado em tecnologias impressas

Teclado touch capacitivo reconfigurável baseado em tecnologias impressas

No contexto desta dissertação é pretendido o desenvolvimento de um teclado touch capacitivo reconfigurável baseado em tecnologias impressas. Quando se fala em superfícies multitoque, podemos considerar muitas alternativas em relação ao tipo de sensores utilizados, como por exemplo, sensores capacitivos, resistivos, infravermelhos, entre outros. Nesta dissertação, serão utilizados os sensores capacitivos, visto serem os mais promissores e apresentarem várias vantagens em relação às suas alternativas. O teclado será baseado em tecnologias impressas, uma vez que estas são indicadas como alternativa viável ao ITO (Indium Tin Oxide) [1], que é o material mais utilizado na indústria neste tipo de sensores. Dentro dos diversos métodos de impressão, podem ser considerados diferentes tipos de tintas utilizadas bem como diferentes métodos de impressão. Nesta dissertação, será utilizado o método de screen printing dado ser um método rápido e eficaz na deposição de tintas baseadas em prata, que se tornam ideais para este tipo de sistemas devido às suas características de condutividade elétrica.
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Desenvolvimento de uma arquitetura reconfigurável para o processamento de modelos no ambiente ABACUS

Desenvolvimento de uma arquitetura reconfigurável para o processamento de modelos no ambiente ABACUS

O primeiro passo para o desenvolvimento deste projeto foi o domínio da linguagem de descrição de hardware VHDL paralelamente com o estudo de componentes digitais. Depois foi preciso estudar o ABACUS, e em seguida demos início ao desenvolvimento de nossa arquitetura, descrevendo os elementos de circuito em blocos de hardware, descrevemos bloco por bloco em VHDL e testamos separadamente cada elemento, para depois juntarmos todos os elementos e definirmos a arquitetura reconfigurável da unidade de processamento e estabelecer os controles para que assim possa simular o elemento que for pedido. Fizemos a compilação da unidade, o reconhecimento da FPGA que utilizamos, simulamos, implementamos e testamos a arquitetura no FPGA.
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Super-VLIW: uma arquitetura dinamicamente reconfigurável com tolerância a falha

Super-VLIW: uma arquitetura dinamicamente reconfigurável com tolerância a falha

Em uma avaliação superficial o Super-VLIW pode não parecer tão vantajoso, visto que em termos de hardware ele é mais complexo e caro quando comparado ao VLIW8. Esta ideia pode ser reforçada pelo fato que este último seja capaz de apresentar uma média de aceleração de 1,7 vezes, para os benchmarks do MiBench. Contudo, arquiteturas semelhantes ao VLIW8 não são realistas, uma vez que elas não provêm mecanismos de tolerância a falhas. Se uma falha ocorrer em qualquer parte dos multiplexadores ou unidades funcionais, todo o recurso será invalidado.

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Hardware thread model for FPGA accelerated FreeRTOS

Hardware thread model for FPGA accelerated FreeRTOS

O cenário de aplicação adotado para esta dissertação baseia-se no algoritmo de criptografia AES que já foi abordado o algoritmo de implementação no Capitulo 4, e nesta secção pretende-se demonstrar a modelação do cenário de aplicação que foi implementada. Como tarefa principal deste cenário de aplicação foi escolhido implementar uma aplicação desencriptadora baseada nos algoritmos de criptografia AES, de uma forma simples este cenário teria de receber uma mensagens encriptada e ser capaz de apresentar a mensagem original no final de todo o processo e dado ao sistema implementado apresentar três arquiteturas, o objetivo principal seria implementar o cenário de aplicação para o sistema operativo a correr totalmente em software para depois ser testado com o sistema operativo com os seus serviços em hardware e comprar resultados de desempenho entre estas duas arquitetura e numa fase posterior é feita a migração de uma tarefa para hardware de modo a usufruir da terceira e ultima arquitetura do sistema e realizar testes para no final serem compradas as três arquiteturas a correr o mesmo cenário de aplicação e verificar qual a melhor configuração do sistema operativo para este tipo de cenários. Sistema operativo em software
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Modelagem abstrata para o Hardware de MPSOCS

Modelagem abstrata para o Hardware de MPSOCS

The large amount of functionality integrated in current digital devices such as cell phones, handheld computers, game consoles and smart phones is bringing up several design challenges. Among these challenges, it is possible to cite increase performance and flexibility, reduce power consumption and reduce cost. The current trends in the development of such complex systems point to the use of Multiprocessor Systems-on-Chip (MPSoCs). MPSoCs area considered today as an appropriate solution for the realization of highly complex digital electronic systems. Their high capacity for parallel processing alone justifies this statement. To employ the large amount of resources provided by MPSoCs efficiently, it is necessary to explore the application design space at high levels of abstraction. This is important to assess many different implementation alternatives in a timely fashion. Several efforts are under way both in industry and in the academy to overcome the mentioned challenges to develop such systems. Among the propositions available, several, if not all, plead the use of two techniques: the increase of design reuse and the increase of the abstraction level in which designs are captured. The use of MPSoCs is a natural way to provide hardware and software reuse. The present work addresses the use of MPSoCs and focus on using the second technique. It provides a highly abstract functional model of the hardware for an MPSoC called HeMPS. The abstract modeling employed the commercial environment System Studio of Synopsys. The proposed abstract modeling process enables accelerating the system simulation time and increases the system description flexibility to support design space exploration for applications running on the HeMPS system. HeMPS includes multiple instances of an open source RISC processor called Plasma, an intrachip communication network called HERMES, and some accessory hardware modules. The processor is modeled from its instruction set simulator and the network is described at the transaction abstraction level. The modeling also includes part of a multitask operating system microkernel that executes on HeMPS processors. Initial results for the processor system only display simulation time gains that are up to three orders of magnitude faster than the Plasma RTL model simulation.
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Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído

Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído

A Figura 12 ilustra a disposição dos PEs de uma CGRA junto ao mecanismo de interconexão do Refree-MIPS. Trata-se de uma CGRA em rede global, como Ferreira et al. (2011) sugere (Figura 9). Jost (2014) propõe um caminho de dados alinhado entre as instruções RISC em uma memória de instrução longa e os PEs da Figura 12. Um outro mecanismo, não ilustrado aqui, possibilita a realização de operações de busca na memória de instruções. Dessa forma, o Refree-MIPS consegue realizar operações de um GPP VLIW sem necessitar de hardware extra. O Refree- MIPS apresenta uma arquitetura computacional mais simples com menos hardware extra. Seguindo ideia semelhante, mas utilizando redes de interconexão de duas dimensões ao invés da rede global, Sankaralingam et al. (2003) realiza operações de um GPP VLIW sem hardware extra com a arquitetura Trips também.
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Laboratório de Hardware  ADS Curso QUCS

Laboratório de Hardware ADS Curso QUCS

O QUCS possui também um modelos de componentes e circuitos baseados na linguagem Verilog-A (Linguagem de Descrição de Hardware – Analógica), acessados através da aba “Verilog-a devices”. Dentre eles citamos o AMPOP modular, que possibilita a definição de modelos de amplificadores operacionais a partir das características contidas no data-sheet fornecido pelo fabricante. Dados como ganho diferencial de malha aberta (AOLDC), produto ganho-banda passante (BWP), resistência de saída (RO), etc., podem ser incluídos no modelo, resultando em simulações muito próximas do componente real.
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Plataforma de hardware livre para auxílio ao ensino da programação / Free hardware platform to assist programming teaching

Plataforma de hardware livre para auxílio ao ensino da programação / Free hardware platform to assist programming teaching

A autonomia para criação de projetos ficou mais acessível devido ao custo desses dispo- sitivos e a possibilidade de melhorar o hardware original. A aplicação de tecnologias de livre (acesso) se remete ao conceito de “Faça Você Mesmo”, permitindo que o uso da tecnologia seja universal e proficiente. A teoria do “Faça Você Mesmo” (do inglês, “Do It Yourself”, DIY), se refere a ideia de que pessoas comuns podem construir ou promover melhorias em bens, de natureza material, a partir de ferramentas que têm a sua disposição. O termo geralmente está associado a movimentos anticapitalistas e se traduz em formas de autoprodução, onde não se espera por soluções prontas. (ROCHA, 2014; SUPER, 2011).
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DyAFNoC: sistema dinamicamente reconfigurável baseado em redes intrachip com algoritmo...

DyAFNoC: sistema dinamicamente reconfigurável baseado em redes intrachip com algoritmo...

O aumento da capacidade dos Sistemas sobre Silício (SoCs do inglês, System on-Chip) tem levado Redes Intrachip (NoCs do inglês, Network on-Chip) a serem utilizadas como interface de comunicação de Módulos de Processamento de sistemas complexos, e particularmente em Sistemas Dinamicamente Reconfiguráveis a serem implementados sobre FPGAs com capaci- dade de reconfiguração parcial. Algumas estratégias de reconfiguração geram cenários com NoCs irregulares e indiretas, fato que força o sistema a atualizar o seu algoritmo de roteamento a fim de se evitar problemas de comunicação de dados, como deadlock e livelock. O presente trabalho apresenta uma NoC Dinamicamente Reconfigurável (DRNoC do inglês, Dynamically Reconfigurable Newtwork on-Chip) utilizando o Algoritmo de Roteamento Ordenado por Di- mensão Flexibilizado (FDOR do inglês, Flexible Dimension Order Routing) que se caracteriza principalmente sua simplicidade, baixa complexidade e ser livre de deadlock.
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Utilizando SNMP para asserções em hardware

Utilizando SNMP para asserções em hardware

As redes de computadores modernas s˜ao mais r´apidas e maiores do que redes mais antigas, o que aumenta a complexidade, tornado-as mais dif´ıceis de gerenciar. H´a anos atr´as um administrador de rede com o auxilio de simples ferramentas, poderia com facilidade manter uma rede funcionando, o que n˜ao ´e mais verdade atualmente. Tecnologias mais sofisticadas s˜ao necess´arias para manter as atuais redes de computadores[Mar97, Uyl95, Wil93, Dav97]. Algumas das ferramentas mais importantes utilizadas para o gerenciamento de redes, s˜ao software e n˜ao hardware. Para gerenciar as atuais redes de computadores, foram desenvolvidos um conjunto de t´ecnicas e aplica¸c˜oes, que utilizam a pr´opria rede no processo de gerenciamento.
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