TESTES REALIZADOS POR UM ATE
3.4 PARAMETRICO AC
3.4.2 Atraso de propagac~ao
A tens~ao de sada de uma porta logica nunca responde instantaneamente as va- riac~oes de entrada. Ha sempre um certo atraso associado a porta logica. Este atraso e caracterstica de qualquer sistema real e, no caso espec co dos circuitos integrados, ele ocorre devido, principalmente, as diversas capacit^ancias associadas aos componentes discretos contidos na pastilha. As medidas comuns do tempo de atraso de propagac~ao s~ao:
Tempo de propagac~ao entre dados de entrada e dados de sada. Para o caso de logica combina- cional e bu ers.
Tempo de propagac~ao entre o sinal de habilitar sada (enable) e a alterac~ao no sinal de sada. Para o caso dos circuitos com sadas tri-state.
Tempo de propagac~ao entre o sinal de relogio (clock) e a alterac~ao no sinal de sada. Para o caso dos ip- ops e dos latches.
A gura 3.16 mostra as formas de onda de entrada e sada de uma porta inversora TTL, e os tempos de atrasos envolvidos.
OUT IN
TPHL TPLH
Figura 3.16
: Tempos de propagac~ao tPHL e tPLH.3.4.3 tPHL
E o tempo de propagac~aodo estado logico \1" para o estado logico \0". Este tempo e medido entre pontos de refer^encia de tens~ao especi cados sobre as formas de ondas de entrada e de
sada, com a sada variando de um nvel logico alto de nido para um nvel logico baixo de nido.
3.4.4 tPLH
E o tempo de propagac~aodo estado logico \0" para o estado logico \1". Este tempo e medido entre pontos de refer^encia de tens~ao especi cados sobre as formas de ondas de entrada e de sada, com a sada variando de um nvel logico baixo de nido para um nvel logico alto de nido.
3.4.5 tPD
O tempo de atraso de propagac~ao tPD e medido entre pontos espec cos de re- fer^encia nas formas de onda de entrada e de sada , com a sada variando de um nvel logico de nido (alto ou baixo) para outro nvel logico de nido (baixo ou alto).
O atraso de propagac~ao e um fator que limita a aplicac~ao de um CI, principal- mente nas frequ^encias mais elevadas. Se a frequ^encia do sinal de entrada de um dado CI variar muito rapido, em um tempo menor que o atraso de propagac~ao, a sada do circuito integrado n~ao conseguira responder as variac~oes da entrada, ocasionando um erro no funcionamento do circuito.
O conhecimento dos tempos de atraso e muito importante no projeto pratico do circuito. A m de se evitar o aparecimento de pulsos espurios indesejaveis, ou de ter o conhecimento de onde eles ocorrem deve-se fazer, pelo menos em esquemas complexos, o chamado \diagrama de tempo", que consiste em se desenhar as formas de onda afetadas pelos diversos tempos de propagac~ao.
3.4.6 tPHZ
E o tempo gasto para a sada transicionar do nvel logico \1" para o estado de alta imped^ancia, isto e, o tempo gasto para desabilitar uma sada tri-state que estava anteriormente com nvel logico \1". E medido entre pontos espec cos de refer^encia nas formas de onda de entrada (sinal de enable ) e de sada , com a sada tri-state variando de um nvel logico \1" para o estado de alta imped^ancia.
3.4.7 tPLZ
E o tempo gasto para a sada transicionar do nvel logico \0" para o estado de alta imped^ancia, isto e, o tempo gasto para desabilitar uma sada tri-state,que estava anteriormente com nvel logico \0". E medido entre pontos espec cos de refer^encia nas formas de onda de entrada (sinal de enable ) e de sada , com a sada tri-state variando de um nvel logico \0" para o estado de alta imped^ancia.
3.4.8 tPZH
E o tempo gasto para a sada transicionar do estado de alta imped^ancia para o nvel logico \1", isto e, o tempo gasto para habilitar uma sada tri-state para o nvel logico \1". E medido entre pontos espec cos de refer^encia nas formas de onda de entrada (sinal de enable) e de sada, com a sada tri-state variando do estado de alta imped^ancia para o nvel logico \1" .
3.4.9 tPZL
E o tempo gasto para a sada transicionar do estado de alta imped^ancia para o nvel logico \0", isto e, o tempo gasto para habilitar uma sada tri-state para o nvel logico \0". E medido entre pontos espec cos de refer^encia nas formas de onda de entrada (sinal de enable ) e de sada , com a sada tri-state variando do estado de alta imped^ancia para o nvel logico \0" . As medic~oes dos tempos relacionados com tri-state s~ao mais complexas de serem efetuadas que as medic~oes dos tempos de atrasos de propagac~ao, pois o nvel de tens~ao na sada do componente no estado de alta imped^ancia e inde nido. Como as medic~oes de tempo s~ao baseadas em nveis de refer^encia de tens~ao para incio e termino da contagem do tempo, e necessario ent~ao conectar cargas din^amicas programaveis de corrente em cada pino, como mostra a gura 3.17 .
Os testadores modernos possuem cargas din^amicas programaveis. No entanto, para os testadores mais antigos, e necessario conectar um resistor de carga do pino sob teste a uma fonte de tens~ao programavel. O resistor de carga pode ser conectado ou desconectado ao dispositivo sob teste, utilizando-se reles, como mostra a gura 3.18 . Praticamente todos os testadores fornecem sinais para acionamento de reles, que podem ser montados no loadboard.
VT Componente oe IH IL Testador Comparador
Figura 3.17
: Cargas din^amicas do ATE.Componente oe Testador Comparador R FTP K
Figura 3.18
: Carga resistiva chaveada por rele.ponente for maior que Vt, a carga din^amica absorve a corrente IH. Quando o nvel de tens~ao de sada for menor que Vt, a carga din^amica ira fornecer a corrente IL.
Quando a sada do componente estiver no estado de alta imped^ancia, a carga levara o nvel da tens~ao de sada para Vt. Este nvel de Vt e programado para um nvel de tens~ao intermediario entre as refer^encias de tens~ao de sada alta e baixa.
A gura 3.19 mostra os tempos de propagac~ao relacionados com a logica tri-state.
Enable TPHZ TPZH Saída H H (ativo em L) L Z Z L Saída TPLZ TPZL H L