No est´agio comparador, foi utilizada uma arquitetura de baixo consumo[10], apresen- tada na Figura 19. Nota-se a necessidade de dois sinais de clock defasados, garantindo que as chaves S1, S2 e S3 n˜ao sejam fechadas no mesmo instante.
Figura 19: Circuito do est´agio comparador.
No instante φ1 a chave S2 est´a aberta e as chaves S1 e S3 s˜ao fechadas, fazendo com
que o capacitor C seja carregado com Vin− Vt, onde Vt´e a tens˜ao de threshold do circuito
inversor. Dessa maneira, qualquer varia¸c˜ao da tens˜ao em um instante φ2 ser´a entendido
pelo circuito inversor de sa´ıda. Dessa maneira, no instante φ2 as chaves S1 e S3 est˜ao
abertas e a chave S2 ´e fechada, fazendo com que o sinal produzido pelo modulador PWM
seja aplicado na entrada do circuito comparador. O capacitor C garante que o circuito inversor esteja sempre no limiar de opera¸c˜ao, assim, o circuito comparador toma uma decis˜ao rapidamente.
As chaves S1, S2 e S3 foram substitu´ıdas por chaves de estado s´olido baseadas em um
transistor nMOS. O sinal de clock ´e ligado ao gate desses transistores enquanto seu sub- trato ´e ligado `a referˆencia. Ocorrendo um n´ıvel l´ogico alto no sinal de clock, os transistores s˜ao fechados e os sinais presentes nas fontes dos mesmos s˜ao transmitidos. Ocorrendo um n´ıvel l´ogico baixo no sinal de clock, os transistores s˜ao abertos e consequentemente os sinais presentes em suas fontes n˜ao s˜ao transmitidos.
Entretanto, os sinais a serem transmitidos s˜ao da mesma ordem de grandeza do sinal de clock de controle. Isso faz com que as chaves nMOS n˜ao conduzam corretamente os sinais de entrada do comparador em toda sua faixa de excurs˜ao, pois para tanto, ´e necess´ario uma tens˜ao VGS maior que a tens˜ao de treshold Vt. Uma vez que os sinais
de entrada do comparador est˜ao ligados diretamente na fonte dos transistores nMOS, a tens˜ao da fonte pode variar de zero at´e a tens˜ao m´axima do sinal de clock VG, podendo
produzir valores de VGS inferiores `a tens˜ao de treshold Vt. Para solucionar esses problema
foi considerada uma estrutura de booster [11] capaz de dobrar a tens˜ao do colck aplicada ao gate dos transistores nMOS, garantindo assim sua opera¸c˜ao correta em toda a faixa de excurs˜ao dos sinais de entrada do comparador. As Figuras 20 e 21 ilustram o circuito dobrador de tens˜ao e seu funcionamento, respectivamente.
3.6 Comparador 39
Figura 20: Circuito dobrador de tens˜ao.
A tens˜ao aumentada ´e mostrada na equa¸c˜ao (3.2). Vaab= (
2 × C + CL
C + CL
− a) × Vaa = B × Vaa (3.2)
onde:
CL ´e a capacitˆancia de carga,
a ´e a taxa de descarga em porcentagem de Vaa observada em BCLK e Vaab devido a uma
corrente de carga DC (IL),
B ´e o fator de aumento da tens˜ao.
O valor do capacitor C pode ser determinado atrav´es da equa¸c˜ao (3.3). C = t × IL
a × Vaa
(3.3) onde:
t ´e o tempo em que o sinal de clock permanece em n´ıvel l´ogico alto.
A sa´ıda BCLK ´e conectada diretamente ao gate do transistor nMOS enquanto seu substrato ´e conectado `a referˆencia. A Figura 22 ilustra o funcionamento circuito compa- rador. A Figura 22 (b) mostra um sinal de referˆencia Vin constante ao longo do tempo
e um sinal a ser comparado VP W M. Durante os 2ms iniciais, o sinal a ser comparado ´e
maior que o sinal de referˆencia e nos 2ms finais, o sinal a ser comparado ´e inferior ao sinal de referˆencia. A Figura 22 (c) mostra a sa´ıda do circuito, nota-se que nos primeiros semi-ciclos do sinal de Clock a sa´ıda est´a com o valor da tens˜ao de threshold do inversor enquanto nos semi-ciclos finais a sa´ıda possui o valor da compara¸c˜ao entre os sinais.
Nota-se ainda que nos primeiros 2ms a compara¸c˜ao resulta em n´ıvel l´ogico baixo e nos ´ultimos 2ms a compara¸c˜ao resulta em n´ıvel l´ogico alto, conforme esperado.
Figura 21: Sinais do circuito dobrador de tens˜ao.
3.7 Equacionamento 41
3.7
Equacionamento
Nas se¸c˜oes anteriores foi mostrada a modelagem funcional de cada est´agio do sistema proposto, entretanto faltam determinar as caracter´ısticas do filtro de primeira ordem e das frequˆencias de clock das etapas digitais, bem como definir as bases que regem o funcionamento do sistema completo.
Um sinal ´e limitado em banda se n˜ao contiver componentes em frequˆencias maiores que o limite da banda B. O teorema da amostragem garante que amostras discretas espa¸cadas uniformemente s˜ao uma representa¸c˜ao completa do sinal quando sua largura de banda ´e menor do que a metade da taxa de amostragem.
Considerando-se x(t) um sinal cont´ınuo ao longo do tempo, e considerando-se ainda que X(f ) seja sua transformada de Fourier, tem-se.
X(f ) = Z ∞
−∞
x(t)e−i2πf tdt (3.4)
O sinal x(t) ser´a limitado em banda, se X(f ) = 0 para qualquer |f | > B. A condi¸c˜ao suficiente para uma exata recupera¸c˜ao do sinal `a partir das amostras em uma taxa de amostragem uniforme ´e dada pela Equa¸c˜ao (3.5).
fs ≥ 2B (3.5)
onde:
fs representa a taxa de amostragem;
B representa a banda do sinal a ser amostrado.
Sabendo que a convers˜ao deve ser finalizada em um per´ıodo inferior ou igual a T ≤ 1
fs
, ou seja, todos os N bits devem estar determinados antes que seja realizada uma nova amostragem. A Equa¸c˜ao (3.6) define a frequˆencia de trabalho do comparador e do registrador de aproxima¸c˜ao sucessiva.
fSAR ≥ fs× N (3.6)
onde:
N representa o n´umero de bits do registrador de deslocamento em anel do modelo do registrador de aproxima¸c˜ao sucessiva, uma vez que o bit respons´avel por indicar o final da convers˜ao tamb´em deve ser considerado, como j´a visto anteriormente na etapa de modelagem do registrador de aproxima¸c˜ao sucessiva.
Uma vez visto como se determinar a frequˆencia de opera¸c˜ao do comparador e do registrador de aproxima¸c˜ao sucessiva, deve-se ent˜ao caracterizar a etapa de filtragem. O sistema proposto utiliza um filtro passivo de primeira ordem, cuja frequˆencia de corte ´e dada pela Equa¸c˜ao (3.7).
fc=
1
2πτ (3.7)
onde:
fc representa a frequˆencia de corte;
τ representa a constante de tempo do filtro.
Sabendo-se que um sinal leva aproximadamente cinco constantes de tempo para sua acomoda¸c˜ao, a Equa¸c˜ao (3.7) pode ser alterada para (3.8).
fc =
1
2π5τ (3.8)
Analisando o diagrama de blocos da Figura 7, nota-se que o filtro deve ser capaz de responder mais rapidamente ou no pior caso ao mesmo tempo em que o registrador de aproxima¸c˜ao sucessiva determina cada bit da convers˜ao. Assim, a Equa¸c˜ao (3.9) determina a m´axima constante de tempo permitida para a etapa de filtragem. Assim;
fSAR ≤ fc fSAR ≤ 1 2π5τ τ ≤ 1 2π5fSAR (3.9)
Com o filtro j´a caracterizado, falta apenas determinar a frequˆencia de opera¸c˜ao do modulador PWM. Para tanto ´e necess´ario primeiramente caracterizar o sinal modulado em PWM antes e depois da etapa de filtragem.
Do Cap´ıtulo 2, sabe-se que o sinal PWM pode ser representado pela Equa¸c˜ao (3.10).
FP W M(t) = A0+ ∞ X n=1 Ancos( 2nπt T ) (3.10)
Tamb´em ´e sabido que as componentes harmˆonicas do sinal PWM s˜ao dadas segundo a Equa¸c˜ao (3.11).
3.7 Equacionamento 43
gn(t) = Ancos(
2nπt
T ), n = (0, 1, 2, ...) (3.11) Dessa maneira, a energia contida em cada componente harmˆonica de uma fun¸c˜ao cossenoidal pode ser determinada lembrando-se que a mesma ´e proporcional ao quadrado da fun¸c˜ao(g2
n(t)). A energia m´axima ocorre quando
∂ ∂pg 2 n(t) = 0. Assim: ∂ ∂pg 2 n(t) = ∂ ∂p(A 2 ncos 2 (2nπt T )) = cos2(2nπt T ) ∂ ∂p(A 2 n) = cos2(2nπt T )2An ∂ ∂p(An) = 0 (3.12)
O termo cossenoidal ´e invariante com o ciclo de trabalho p, assim ele n˜ao ´e necess´ario na igualdade anterior. ´E importante notar tamb´em que o termo 2An vale zero apenas
quando o termo p possui os valores zero ou um. Esse caso representa a energia m´ınima contida nas componentes harmˆonicas, onde o sinal PWM possui os valores constantes zero (quando p = 0), e k (quando p = 1). Dessa maneira, a solu¸c˜ao para a energia m´axima da Equa¸c˜ao (3.12) ´e obtida igualando-se o termo ∂
∂pAn a zero, como descrito na Equa¸c˜ao (3.13). ∂ ∂pAn = ∂ ∂p( 1 nπ[sen(nπp) − sen(2nπ(1 − p 2)]) = cos(nπp) + cos(2nπ(1 −p 2)) = cos(nπp) + cos(2nπ − nπp)
= cos(nπp) + cos(2nπ) · cos(nπp) + sen(2nπ) · sen(nπp) = 0 (3.13)
Pode-se observar que o termo cos(2nπ) possui valor unit´ario para qualquer valor de n, e tamb´em que o termo sen(2nπ) possui valor nulo para qualquer valor de n. Dessa maneira, a Equa¸c˜ao (3.13) pode ser reescrita na forma da Equa¸c˜ao (3.14)
∂
∂pAn = 2cos(nπp) = 0 (3.14)
A Equa¸c˜ao (3.14) mostra que a energia m´axima em cada harmˆonica ´e obtida com diferentes ciclos de trabalho. Tomando como exemplo a primeira harmˆonica (n = 1), o valor de p deve ser p = 1
2 para que o termo cossenoidal tenha valor unit´ario. Para a quarta harmˆonica (n = 4), a situa¸c˜ao de m´aximo ocorre para dois valores de ciclo de trabalho
(p = 1 4 e p =
3 4).
Sabendo-se que n˜ao existe um filtro ideal, ap´os a filtragem, os sinais n˜ao s˜ao com- pletamente eliminados, ocorrendo apenas sua atenua¸c˜ao. Dessa maneira se faz necess´ario determinar corretamente sua atenua¸c˜ao para que o sistema funcione, pois essa atenua¸c˜ao est´a diretamente ligada `a amplitude do ripple presente no sinal filtrado.
Como apresentado anteriormente, a componente da primeira harmˆonica ´e a que car- rega maior quantidade de energia. Dessa maneira, ´e razo´avel caracterizar o filtro e tamb´em a frequˆencia do sinal PWM para que tal componente seja corretamente atenuada.
Assim, considerando-se a primeira harmˆonica, tem-se n = 1 e considerando-se ainda a condi¸c˜ao de maior energia p = 1
2, isolando-se o termo Ancos( 2nπt
T ) da Equa¸c˜ao (3.10), ´e obtida a express˜ao da amplitude m´axima do ripple do sinal dada pela primeira componente harmˆonica, mostrada na Equa¸c˜ao (3.15). A Figura 23 mostra as caracter´ısticas do sinal filtrado, onde h1 representa a amplitude do ripple do sinal.
h1 = 2k π cos( 2nπt T ) (3.15) ´
E importante notar que o termo cossenoidal faz com que a amplitude m´axima da primeira componente harmˆonica varie no intervalo de −2k
π ≤ 2k
π . A Equa¸c˜ao (3.16) mostra a varia¸c˜ao m´axima de pico a pico da primeira componente harmˆonica. Assim:
h1pp = 2k π − (− 2k π ) = 4k π (3.16)
Conforme mostrado no Cap´ıtulo 2, o sinal filtrado possui n´ıveis determinados para a sua amplitude. A condi¸c˜ao para o funcionamento correto ´e que o ripple presente em um n´ıvel n˜ao se sobreponha ao ripple de nenhum dos n´ıveis adjacentes, conforme mostrado na Figura 23. Assim, a Equa¸c˜ao (3.17) mostra a atenua¸c˜ao m´ınima necess´aria para satisfazer essa condi¸c˜ao.
− h1ppA ≤ k 2N −1 −4k π A ≤ k 2N −1 A ≥ π 2N +1 AdB ≥ 20log( π 2N +1) (3.17)
3.7 Equacionamento 45
Figura 23: Caracteriza¸c˜ao do ripple do sinal filtrado.
Figura 24: Determina¸c˜ao da frequˆencia do sinal PWM em fun¸c˜ao da atenua¸c˜ao.
Como pode ser notado, a Equa¸c˜ao (3.17) traz a atenua¸c˜ao m´ınima em decib´eis. Assim, a maneira mais simples de se determinar a frequˆencia de opera¸c˜ao do sinal PWM ´e tra¸car a fun¸c˜ao de transferˆencia do filtro em um diagrama de Bode e verificar a frequˆencia em que a atenua¸c˜ao m´ınima ´e conseguida, como mostrado na Figura 24. A Equa¸c˜ao (3.18) ilustra a fun¸c˜ao de transferˆencia de um filtro de primeira ordem em fun¸c˜ao de sua constante de tempo.
T (s) = 1
τ s + 1 (3.18)
modulador PWM. Sabendo-se a frequˆencia de opera¸c˜ao do sinal PWM e verificando que o modulador foi baseado em um contador s´ıncrono, ´e f´acil perceber que o mesmo deve operar com uma frequˆencia 2N −1f
pwm, como mostrado na Equa¸c˜ao (3.19).
fpwmclk = 2N −1fpwm (3.19)
3.8
Valida¸c˜ao do modelo
Para validar o equacionamento proposto, foi projetado um conversor A/D de quatro bits, alimentado com uma tens˜ao de 1,5V e trabalhando com uma taxa de amostragem de 200 Hz.
3.8.1
Dados
N = 5 (4 bits de resolu¸c˜ao e 1 bit para indicar o final da convers˜ao) VREF = k = 1, 5V
fs = 200S/s
3.8.2
C´alculos
Utilizando-se a Equa¸c˜ao (3.6) pode-se determinar a frequˆencia de clock do registrador de aproxima¸c˜ao sucessiva e do comparador inversor, como mostrado na Equa¸c˜ao (3.20).
fSAR ≥ fsN
≥ 200 × 5
≥ 1, 0kHz (3.20)
O tempo de resposta do filtro pode ser encontrado utilizando-se a Equa¸c˜ao (3.9). Assim: τ ≤ 1 2π5fSAR ≤ 1 2π51000 ≤ 3, 19 × 10−5s (3.21)
3.8 Valida¸c˜ao do modelo 47
Figura 25: Diagrama de Bode do filtro projetado.
por: AdB ≥ 20log( π 2N +1) ≥ 20log(π 26) ≥ 26, 18dB. (3.22)
Assim, ´e razo´avel escolher a atenua¸c˜ao maior que 27dB.
Para finalizar o projeto do conversor em quest˜ao, se faz necess´ario o aux´ılio do dia- grama de Bode do filtro j´a caracterizado, dado pela Figura 25
Nota-se que para obter-se uma atenua¸c˜ao de 27dB ´e necess´ario que o sinal PWM trabalhe em uma frequˆencia de fP W M ≥ 113, 5kHz. A frequˆencia de clock do modulador
PWM pode ser determinada atrav´es da Equa¸c˜ao (3.19). Desta forma, tem-se:
fpwmclk = 2N −1fpwm
= 24× 113, 5
= 1, 82M Hz (3.23)
Figura 26: Resposta do conversor D/A para os dezesseis c´odigos poss´ıveis.
Figura 27: Funcionamento do conversor A/D com registrador de aproxima¸c˜ao sucessiva
3.8.3
Simula¸c˜oes
As simula¸c˜oes mostradas nas figuras 26 e 27 foram realizadas com o aux´ılio da ferra- menta Simulink e dos modelos digitais em VHDL ilustrados no Apˆendice A. A Figura 26 mostra a resposta do conversor D/A baseado no modelo digital do modulador PWM em conjunto com o filtro especificado. Nota-se que o filtro responde conforme esperado e que os n´ıveis de ripple dos n´ıveis de tens˜ao adjacentes n˜ao se sobrep˜oem.
A Figura 27 ilustra o funcionamento do conversor A/D. Nota-se que o registrador de aproxima¸c˜ao sucessiva realiza a convers˜ao em quatro ciclos de clock e no quinto ciclo os dados est˜ao dispon´ıveis para serem lidos. Nota-se ainda que n˜ao h´a c´odigos perdidos no conversor modelado.
3.8 Valida¸c˜ao do modelo 49
3.8.4
Funcionamento da arquitetura
A seguir ser´a ilustrado o funcionamento do conversor A/D baseado na arquitetura validada de 4 bits. Para tanto, ser´a examinada passo-a-passo a convers˜ao da tens˜ao 0, 4V em uma palavra digital de quatro bits, mostrada na Figura 28.
Ap´os um pulso de reset, o registrador de aproxima¸c˜ao sucessiva ´e carregado com o valor 1000 e o bit que indica o final da convers˜ao (EOC) ´e carregado com o valor 0. Durante o primeiro ciclo do sinal de clock sar, o bit mais significativo ´e avaliado. A palavra presente na sa´ıda do registrador de aproxima¸c˜ao sucessiva ´e atualizada na entrada do gerador PWM em todo instante em que seu contador atinge a condi¸c˜ao de reset. Assim, o gerador PWM produz um sinal quadrado com ciclo de trabalho de 50%, que ap´os a filtragem entrega uma tens˜ao de 0, 75V na entrada do comparador. Como esse valor ´e superior ao valor de 0, 40V presente na outra entrada do comparador, o mesmo produz o valor 0 como resultado da avalia¸c˜ao do bit mais significativo.
Durante o segundo ciclo do sinal de clock o registrador de aproxima¸c˜ao sucessesiva avalia o segundo bit mais significativo j´a levando em conta o valor do bit mais significativo anteriormente determinado, nesse caso, possui o valor 0100 e o sinal EOC ainda permanece com valor 0. Essa palavra digital produz um sinal PWM com ciclo de trabalho de 25 % capaz de entregar uma tens˜ao de 0, 325V ao comparador. Como essa tens˜ao ´e inferior `a tens˜ao presente em sua outra entrada, o comparador produz 1 como resposta ao bit em avalia¸c˜ao.
No terceiro ciclo de clock o registrador SAR possui o valor 0110 e o sinal EOC continua em 0. A palavra digital produz um sinal PWM de ciclo de trabalho 37, 5 % capaz de gerar uma tens˜ao de 0, 563V na entrado do comparador ap´os a etapa de filtragem. Assim, o comparador responde com o valor 0, indicando que a tens˜ao do sinal PWM ´e superior `a tens˜ao presente na outra entrada.
No quarto ciclo de clock, o valor do ultimo bit ´e avaliado. O registrador SAR possui o valor 0101 e o sinal EOC continua em 0. A palavra digital na entrada do gerador PWM corresponde a um sinal PWM com ciclo de trabalho de 31, 25 %, que resulta em uma tens˜ao de 0, 469V na entrada do comparador. Como esse valor ´e superior ao valor presente na outra entrada, o comparador conclui a avalia¸c˜ao do ultimo bit com o valor 0. No ultimo ciclo de clock, o registrador SAR recebe a resposta do ultimo bit avaliado pelo comparador, possuindo o valor da convers˜ao 0100 e o sinal EOC recebe o valor 1 indicando o final da convers˜ao.
51
4
Layout e simula¸c˜oes
Esse cap´ıtulo tem o objetivo de mostrar o layout da arquitetura proposta, bem como caracterizar as simula¸c˜oes efetuadas para validar o circuito integrado. Sua caracteriza¸c˜ao ´e muito importante, pois apenas quando o m´etodo de teste ´e bem definido, pode-se deter- minar se as caracter´ısticas do circuito conversor, mostradas pelos resultados, s˜ao v´alidas ou n˜ao para determinada aplica¸c˜ao [3].
Os parˆametros cr´ıticos do conversor s˜ao determinados de acordo com o seu tipo de aplica¸c˜ao [12]. Dessa maneira, ser˜ao analisados os parˆametros est´aticos INL, DNL e os parˆametros dinˆamicos ENOB e SNR.
4.1
Layout
A seguir s˜ao ilustrados os layouts dos est´agios mostrados no diagrama de blocos do circuito proposto, ilustrado na figura 7 do terceiro cap´ıtulo. Os layouts foram desenvol- vidos utilizando a ferramenta CADENCE Virtuoso seguindo os conceitos abordados em [13], [14] e [15].
No layout do comparador, vale salientar a utiliza¸c˜ao de um arranjo de capacitores unit´arios de aproximadamente 100f F , como mostrado na figura 29.
Foram ligados trˆes capacitores unit´arios em paralelo para formar cada capacitor de 300f F dos dois circuitos dobradores de tens˜ao utilizados nos sinais de clock. O restante dos capacitores foram ligados em paralelo para totalizar a capacitˆancia de 1, 4pF na entrada do circuito comparador.
Esse tipo de matriz de capacitores unit´arios tem a fun¸c˜ao de minimizar o descasamento de capacitˆancias causado por varia¸c˜oes no processo de fabrica¸c˜ao.
Outra boa pr´atica de layout que pode ser observada ´e a blindagem dos circuitos com uma camada de metal 3 que possui a finalidade de minimizar os efeitos dos ru´ıdos.
Nos circuito digitais ilustrados nas figuras 30 e 31, as trilhas que carregam os sinais de clock foram uniformemente distribu´ıdas de maneira que os sinais cheguem ao mesmo tempo nas portas l´ogicas. As trilhas de alimenta¸c˜ao tˆem maior espessura para suportar a condi¸c˜ao de m´axima corrente.
A figura 32 ilustra o layout completo do conversor A/D que ocupa uma ´area de 0, 749mm2, inclu´ındo o circuito de reset utilizado para realizar as medidas de INL, DNL
e ENOB. Pode-se notar a presen¸ca de an´eis de guarda circundando o circuito anal´ogico que ´e mais sens´ıvel a ru´ıdos provenientes do substrato.
Tamb´em pode ser observado que o substrato e o terra foram conectados internamente e s˜ao exteriorizados atrav´es de um ´unica sa´ıda. Dessa maneira o substrato experimenta as mesmas varia¸c˜oes de tens˜ao presentes na referˆencia, minimizando o ru´ıdo no dispositivo.
4.1 Layout 53
4.1 Layout 55
Figura 33: Entrada anal´ogica amostrada atrav´es da regi˜ao de transi¸c˜ao.