Configura¸c˜ao do FPGA

O desenvolvimento do projeto de hardware ´e finalizado com o download do ar- quivo de configura¸c˜ao no FPGA. O bitstream gerado pela implementa¸c˜ao (ar- quivo .bit) ´e transformado para o formato PROM EXORmacs (arquivo .exo) utilizando a ferramenta PROM File Formater [52], para adequar-se ao padr˜ao recomendado para a utiliza¸c˜ao da placa de prototipa¸c˜ao Cesys XC2S Eval [34]. Este arquivo pode ser “descarregado” no FPGA atrav´es dos m´etodos de classe integrantes da API que acompanha a placa de prototipa¸c˜ao.

Estes m´etodos s˜ao invocados pelo aplicativo que implementa a parti¸c˜ao de software, permitindo o download do arquivo de configura¸c˜ao em tempo de ex- ecu¸c˜ao do sistema, possibilitando futuras aplica¸c˜oes desta plataforma em sis- temas dinamicamente reconfigur´aveis.

5.5

Conclus˜ao

Neste cap´ıtulo foi apresentado a implementa¸c˜ao do algoritmo de processamento de imagens sob duas abordagens diferentes. Inicialmente todos os m´odulos foram implementados em software, em uma linguagem compilada orientada a objetos

C++, possibilitando a an´alise do funcionamento completo do sistema, sendo observadas m´etricas de tempo de execu¸c˜ao e custo de desenvolvimento, de acordo com as restri¸c˜oes iniciais impostas pelo problema estudado.

O prot´otipo em execu¸c˜ao apresentou a corretude na sua funcionalidade, de- tectando e contando os ve´ıculos em movimento que atravessam a ´area de inter- esse da cena. O aplicativo desenvolvido constitui uma ferramenta de suporte, para o refinamento da implementa¸c˜ao, exibindo dados de processamento como parˆametros adotados, resultados obtidos e tempo de execu¸c˜ao de tarefas. A an´alise dos resultados, quando confrontados com as restri¸c˜oes temporais do pro- jeto, sugeriram o mapeamento de fun¸c˜oes de processamento complexo em uma implementa¸c˜ao DSP de alto desempenho.

Foi proposto a utiliza¸c˜ao de uma plataforma de hardware reconfigur´avel, para a solu¸c˜ao dos problemas de execu¸c˜ao do algoritmo em uma aplica¸c˜ao de tempo real. Otimizou-se o processamento de m´odulos atrav´es de uma descri¸c˜ao em hardware, obtendo a mesma funcionalidade, por´em com um melhor desempenho. O algoritmo passou ent˜ao a operar em um ambiente heterogˆeneo de hard- ware/software codesign, que re´une as vantagens de cada abordagem, no desen- volvimento de um prot´otipo de alta performance e baixo custo.

Cada etapa do desenvolvimento do estudo de caso (DVI), explicadas nas diversas sec¸c˜oes deste cap´ıtulo, constituem uma metodologia de projeto para aplica¸c˜oes em processamento de imagens na arquitetura proposta. Neste tra- balho, uma placa de prototipa¸c˜ao para projetos em FPGA foi adicionada a um computador PC, como objeto de estudo em sistemas hardware/software codesign para aplica¸c˜oes DSP.

A arquitetura da plataforma reconfigur´avel utilizada ser´a apresentada no pr´oximo cap´ıtulo, onde os detalhes da plataforma justificar˜ao algumas das de- cis˜oes de projeto adotadas, durante o desenvolvimento do projeto do detector de ve´ıculos por imagem.

Cap´ıtulo 6

Plataforma de Prototipa¸c˜ao

6.1

Descri¸c˜ao do Sistema

O sistema completo do detector de ve´ıculos por imagens (DVI) ´e formado por uma cˆamera de v´ıdeo conectada a uma placa de captura que converte os sinais anal´ogicos em padr˜oes digitais. A placa A/D de captura de imagens est´a conec- tada a um computador PC atrav´es de um dos seus barramentos de expans˜ao (PCI ou ISA).

Internamente, foi instalada no PC de uso geral que recebe os sinais prove- nientes da cˆamera, uma placa de prototipa¸c˜ao baseada em um FPGA, conectado ao barramento PCI.

A Figura 5.2 ilustra o sistema proposto, onde as imagens de trˆansito cap- turadas pela cˆamera de v´ıdeo s˜ao transferidas ao computador equipado com o hardware adicional (placa de prototipa¸c˜ao com FPGA).

Consideremos como plataforma de captura de imagens o subsistema composto pela cˆamera de v´ıdeo e a placa de captura, e como plataforma de execu¸c˜ao do algoritmo a composi¸c˜ao do PC com a placa contendo o FPGA.

O PC utilizado neste trabalho possui a seguinte configura¸c˜ao: Processador AMD(R) _{K6-II de 500 MHz, com 128 MBytes de mem´oria RAM e 10 GBytes}

de disco rigido, com 50% de sua m´ıdia ocupada.

A placa de prototipa¸c˜ao, conectada ao barramento PCI do computador ´e clas- sificada como um “processador anexado”, j´a que sua conex˜ao se d´a atrav´es de um barramento de expans˜ao [48]. Esta classifica¸c˜ao difere de um co-processador, j´a

que a placa n˜ao est´a diretamente conectada ao barramento do processador host. Neste trabalho a placa de prototipa¸c˜ao utilizada ´e uma Cesys XC2S EVAL [34]

XC2X EVAL ´e uma plataforma de desenvolvimento para projetos com FP- GAs da fam´ılia Xilinx Spartan-II [50]. A placa permite aplica¸c˜oes variadas e a conex˜ao com hardware externo atrav´es de conectores dispon´ıveis. A placa que foi utilizada para a implementa¸c˜ao do estudo de caso desta disserta¸c˜ao foi equipada com um FPGA Xilinx XC2S200-5PQ208C, contendo l´ogica Xilinx dispon´ıvel equivalente a 200.000 gates. Este dispositivo de l´ogica program´avel recebe suas fun¸c˜oes internas de acordo com a configura¸c˜ao a partir do PC. Por- tanto, um ajuste dependente da aplica¸c˜ao de toda a l´ogica ´e poss´ıvel a qualquer instante, sem a necessidade de um dispositivo programador. Ap´os o pro- cesso de inicializa¸c˜ao do PC, o FPGA ´e carregado com a configura¸c˜ao desejada e atrav´es do software da aplica¸c˜ao uma nova configura¸c˜ao ´e permitida, alterando o projeto sem a necessidade de reiniciar o computador. O diagrama de blocos da XC2S EVAL ´e apresentado na Figura 6.1.

Figura 6.1: Diagrama de blocos da arquitetura da XC2S EVAL

Um banco de mem´oria SRAM de 512kByte est´a inclu´ıdo na placa e seus pinos est˜ao diretamente conectados ao FPGA podendo ser livremente utilizada pelo projeto. A interface PCI da placa ´e implementada por um dispositivo

adicional, o PITA-2, um ASIC para aplica¸c˜oes de dados e telefonia fabricado pela Infineon [31]. Este dispositivo dispensa a necessidade do desenvolvimento ou a utiliza¸c˜ao de um Core PCI [10] no FPGA, al´em de n˜ao exigir do projetista conhecimentos detalhados sobre o barramento PCI.