Descrição dos componentes utilizados no projeto

A malha de sincronismo de fase é baseada no C.I. PLL PE9702 da fabricante Peregrine Semiconductors, seguido de um filtro de malha utilizando o amplificador operacional OP27 da fabricante Analog Devices, de um oscilador controlado por tensão (VCO), HMC384, da fabricante Analog Devices, e um divisor de Wilkinson utilizando a tecnologia de microlinha de fita.(12)

O diagrama em blocos da Figura 16, apresenta a arquitetura de projeto utilizada.

Figura 16 - Diagrama em blocos do projeto da malha de sincronismo de fase.

Oscilador Referência-TCXO Amp. Op. Atenuador Resistivo 10 MHz Fref PD_U PD_D Programação Hardwired R =1 N = 415 M = 40 A = 5 PE9702 AXLE114 OP27 HMC384 Divisor Potência Fin

Fonte: Próprio Autor.

a) Oscilador de referência: O oscilador de referência é um TCXO, AXLE114, de alta esta- bilidade de frequência, da fabricante Advanced XTAL Products. As características deste oscilador são apresentadas na Tabela 10.

Tabela 10 - Características do oscilador de referência.

Especificações Valores

Frequência de operação 10 MHz

Estabilidade da frequência em Temperatura ± 5 ppm

Aging ± 0,5 ppm/ano Ruído de Fase Offset 10 Hz −91 dBc/Hz Offset 100 Hz −117 dBc/Hz Offset 1 KHz −136 dBc/Hz Offset 10 KHz −150 dBc/Hz Offset 100 KHz −158 dBc/Hz

b) Oscilador controlado por tensão − VCO:

O oscilador controlado por tensão (VCO), HMC384, emprega um transistor bipolar de heterojunção (HBT ) com circuitos ressonantes integrados, diodos varactor e amplifi- cador - buffers, sendo fabricado pela Analog Devices. O oscilador possui excelentes características de ruído de fase, conforme apresentado na Tabela 11.

Tabela 11 - Características do oscilador controlado por tensão.

Especificações Valores Range de frequência 2.050 a 2250 MHz Potência de saída 3,5 dBm ± 0,5 dB Sensibilidade do oscilador 46 MHz/V Tensão de controle ≈ 1,8 V @ 2.075 MHz 2a _{Harmonica −7 dBc} 3a Harmonica −23 dBc Pulling (VSWR 2:1) 2,5 MHzp-p Pushing@Vt = +5V 5 MHz/V Perda de retorno de saída 6 dB Ruído de fase

Offset 1 KHz −70 dBc/Hz

Offset 10 KHz −89 dBc/Hz

Offset 100 KHz −111 dBc/Hz Offset 1000 KHz −135 dBc/Hz

c) Circuito Integrado PLL − PE9702:

O circuito integrado PE9702 é um componente desenvolvido para obter baixos valores de ruído de fase aliado com baixo consumo de corrente, com características de uso em satélites. A Figura 17, demonstra o diagrama de blocos interno deste circuito integrado. O C.I. PE9702 consiste de um prescaler, contadores (R, A e M), um detector de fase e uma lógica de controle. O prescaler divide a frequência do VCO por 10 ou 11 depen- dendo do valor da programação do Modulus Select. Os contadores, R e M, dividem as frequências de referência e de saída do prescaler respectivamente, por valores inteiros. Um contador adicional, A, é usado na lógica de seleção da função Modulus Select. O detector de fase gera sinais (tensão) de controle que aumentam ou diminuem a frequên- cia do VCO. O bloco de lógica de controle também seleciona o tipo de escrita do dado, podendo ser do tipo serial, paralelo ou hardwired (programação fixa utilizando resisto- res de pull-up e pull-down). Uma outra funcionalidade do C.I., é uma tensão de saída indicando o locked da malha de sincronismo de fase.

Figura 17 - Diagrama em blocos do C.I. PE9702.

Fonte: Próprio Autor.

As programações dos contadores do C.I. PE9702, considerando o modo de programa- ção do tipo Hardwired, são descritas nos tópicos abaixo:

Tabela 12 - Características do C.I. PLL PE9702.

Especificações Valores

Frequência de operação do divisor da referência ≤ 100 MHz Potência de entrada do divisor da Referência ≥ -2 dBm

Frequência de operação do Prescaler de Fin 500 - 3.000 MHz (Pre − en = 0) Frequência de operação do Prescaler de Fin 50 - 300 MHz (Pre − en= 1) Range de potência de operação de Fin -5 a +5 dBm

Frequência de comparação no detector de fase 20 MHz

Tipo do detector de fase Detector de fase

Ganho do detector de fase 2,7/2π (V/rad)

Modos de programação Serial, Paralelo e Hardwired

Prescaler 10/11

Contador da referência - R 6 bits

Contador de Fin - M,A 9 bits e 4 bits

A cadeia do contador principal divide o sinal de realimentação (Fin) por um número inteiro, a partir dos valores definidos pelos contadores M e A. A eq.(33) relaciona os parâmetros de frequência de referência e os valores dos contadores M e A é:

Fin= [10 × (M + 1) + A] × ( Fr

R+ 1) (33)

Onde:

M pode assumir valores entre 1 a 127; A pode assumir valores ≤ M+1;

R pode assumir valores entre 0 e 15;

Fr é a frequência do oscilador de referência;

Fin é a frequência do sinal do VCO, realimentado ao C.I. • Contador da Frequência de referência:

A cadeia do contador da referência divide a frequência do oscilador de referência, Fr, para a frequência a ser comparada no detector de fase, conforme a eq.(34).

Fc= Fr

R+ 1 (34)

Onde:

• Frequência a ser comparada no detector de fase:

A frequência a ser comparada no detector de fase é dada pela eq.(35) e eq.(36):

F p = Fin

10 × (M+ 1) + A (35)

e

Fc= Fr

R+ 1 (36)

A frequência de operação da malha de sincronismo de fase é 2.075 MHz e como o C.I. PE9702 opera somente com valores inteiros de divisão, por tanto a frequência na entrada do detector de fase escolhida foi de 5 MHz. Os valores dos contadores, consi- derando essas frequências, são apresentados na Tabela 13.

Tabela 13 - Valores dos contadores do C.I. PLL.

Contadores Valor

Contador da frequência de referência - R 1

Contador Principal - M 40

Contador Principal - A 5

d) Filtro de loop:

O filtro de loop é um filtro do tipo passa-baixas, cuja a função é filtrar a tensão de saída do detector de fase, assim como caracterizar a dinâmica da malha em relação a tempo de lock e estabilidade da malha. Como o detector de fase do C.I. PE9702 gera sinais (tensão) de controle que aumentam ou diminuem a frequência do VCO, o fabricante sugere a utilização de um amplificador operacional na conFiguração diferencial que te- nha característica de filtro e amplificador. Um filtro adicional do tipo R-C, é utilizado na saída do amplificador operacional tendo como função melhorar a rejeição do ruído do próprio amplificador operacional e também rejeitar espúrios do sinal de referência. O filtro utilizado é apresentado na Figura 18.

Figura 18 - Circuito utilizado no filtro de loop.

Fonte: Próprio Autor.

e) Divisor de potência:

O divisor de potência foi projetado utilizando tecnologia planar de linha de microfita, uti- lizando a topologia do divisor de Wilkinson, dividindo em duas parcelas iguais o nível de potência da saída do VCO, enviando uma amostra do sinal para a entrada de realimen- tação do C.I. PLL e a outra parte deste sinal para a cadeia de amplificação na Banda S. As especificações adotadas para o projeto do divisor de potência são apresentadas na Tabela 14.

Tabela 14 - Especificações adotadas para o projeto do divisor de Wilkinson.

Especificações Valores

Perda de inserção em 2.075 MHz ≤ 0,5 dB Frequência central de operação 2.075 MHz

Largura de faixa ≥ 100 MHz

Perda de retorno de entrada em 2.075 MHz ≥ 15 dB Perda de retorno de saída em 2.075 MHz ≥ 15 dB Isolação entre as portas em 2.075 MHz ≥ 25 dB

Impedância de referência 50 ohms

f) Atenuador resistivo: O atenuador resistivo de 3 dB utilizado entre o pino de Fin, do C.I. PLL e uma das saídas do divisor de potência, possui a função de adequar o nível de potência e melhorar o casamento de impedâncias.