Efeitos sobre a testabilidade, em cada fase

O algoritmo implementado visa remover todas as falhas de colagem não-testáveis do circuito, melhorando a controlabilidade e a observabilidade do mesmo. Esta melhoria só se consegue após a etapa de remoção de redundâncias sobre os VPBDDs.

5.4.3.1 Geração do circuito fanout-free

Quando a representação fanout-free do circuito é gerada, cada entrada primária do circuito corresponde a um nodo no BDD. Conseqüentemente, existe um aumento da controlabilidade do circuito que está sendo representado.

5.4.3.2 Remoção de redundâncias

Baseando-se na controlabilidade oferecida pela representação fanout-free, a remoção total de falhas de colagem não-testáveis é garantida, considerando os algoritmos para análise de alcançabilidade apresentados previamente. Isto é assegurado porque para atingir o último nodo do VPBDD, os nodos que estão acima devem assumir valores não controlantes. Além disso, não havendo arcos não alcançáveis no último nodo, pode-se garantir a inexistência de falhas de atraso de caminho, pois se existe um caminho viável no grafo para atingir o último nodo e se o último nodo pode assumir qualquer valor Booleano, significa que é possível propagar qualquer tipo de evento a partir da entrada primária que o nodo representa.

5.4.3.3 Verificação de equivalências

Ao final da Segunda etapa pode-se garantir que o circuito gerado não possui redundâncias. Resta analisar se a etapa para verificação de equivalências introduz redundâncias no circuito. Após esta etapa, se obtém um circuito que possui portas com

fanout maior que um. Apesar disso, não há introdução de redundâncias neste passo porque

apenas as portas que possuem a mesma funcionalidade lógica são compartilhadas. Desta forma, não há interferência nas simplificações realizadas quando as redundâncias foram removidas.

5.5 Conclusão

Este capítulo procurou discutir os resultados obtidos, em cada fase do algoritmo, explorando critérios como área, velocidade e testabilidade do circuito. Com base nos resultados expostos acima, pode-se concluir que o algoritmo para remoção de redundâncias comporta-se como esperado, comprovando as teorias estudadas.

No que diz respeito ao atraso do circuito foi constatado que o algoritmo não aumenta o número de portas lógicas em série. Os resultados mostram que é possível aumentar a velocidade do circuito, quando as redundâncias do caminho mais longo do circuito são eliminadas. O impacto do algoritmo na área do circuito depende principalmente do número de portas lógicas que possuem fanout maior que um, ou seja, depende da estrutura do circuito. Existem casos em que a área pode diminuir, aumentar ou permanecer a mesma. Também é possível notar que os resultados obtidos para os circuitos aritméticos são bastante satisfatórios. Isto se deve principalmente ao fato de que a função do carry é unate positiva.

Nesta abordagem, ficou claro que os circuitos gerados pelo algoritmo são completamente testáveis para falhas de colagem e para falhas de atraso de caminho. Ao fazer a análise de alcançabilidade, um vetor que sensibiliza um determinado caminho pode ser obtido. Com esta possibilidade, pode-se dizer que é possível gerar vetores de teste, com a utilização deste algoritmo.

Com o processo de validação dos circuitos gerados, foi provado que o protótipo implementado é capaz de gerar circuitos sem redundâncias que são equivalentes (funcionalmente) aos circuitos originais. Pode-se constatar também, que o algoritmo proposto possui limitações, que já eram esperadas, conforme foi discutido no capítulo anterior. A intenção desta implementação é provar que é possível derivar circuitos sem redundâncias a partir de VPBDDs.

Conclusão

Todas os aspectos abordados neste trabalho foram estudados a fim de proporcionar subsídios para desenvolver um algoritmo eficiente para remoção total de redundâncias em circuitos combinacionais. Este tipo de algoritmo está inserido no contexto da síntese lógica de circuitos digitais. Em geral, os algoritmos para síntese de circuitos digitais visam a melhoria de uma função custo, composta de quatro critérios: área, desempenho, potência e testabilidade. Normalmente estes algoritmos conseguem uma relação de compromisso para a otimização de dois critérios. Porém, alguns efeitos indesejáveis podem surgir quando algum destes critérios é otimizado. Foi demonstrado que redundâncias podem ser introduzidas quando se realizam otimizações para melhorar o desempenho de um circuito. Conseqüentemente, a testabilidade deste circuito é prejudicada.

Os efeitos indesejáveis, provenientes da síntese dos circuitos, ocorrem porque algumas funções possuem propriedades específicas, tais como as funções unate. Um exemplo deste tipo de função é o sinal de carry de um somador completo. Uma função

unate exige cuidados especiais para evitar a introdução de redundâncias. Muitos dos

algoritmos para síntese lógica empregam a decomposição de Shannon para melhorar o desempenho de um circuito. A equação geral da decomposição de Shannon é expressa através de uma equação binate, que representa um multiplexador. As redundâncias sempre serão introduzidas nos circuitos quando uma equação binate é utilizada para representar uma função unate.

Os Diagramas de Decisão Binária (BDDs) são um tipo estruturas de dados muito utilizadas em algoritmos para síntese lógica. Este tipo de estrutura representa uma função lógica e permite sua manipulação. A decomposição de Shannon também é utilizada para derivar circuitos a partir de BDDs. Infelizmente, os circuitos derivados a partir desta estrutura poderão ser redundantes, principalmente quando a decomposição de Shannon for utilizada. Foi demonstrado que nem todos tipos de BDDs são capazes de manter propriedades de testabilidade em uma representação de uma determinada função Booleana. A representação de uma função unate por um ROBDD impede a geração de um circuito multinível que não possua redundâncias, pois a decomposição de Shannon é utilizada para a realização deste processo.

Existem estruturas de dados capazes de representar uma função de forma que as redundâncias sejam explícitas. Este é o caso dos VPBDDs, que possuem propriedades especiais que preservam características de testabilidade da função representada. Isto ocorre porque em um VPBDD existe uma correspondência direta entre um nodo do grafo e um caminho do circuito. Deste modo, nodos não alcançáveis representam caminhos não sensibilizáveis. Baseando-se nesta propriedade, foi proposto um novo algoritmo para remoção de redundâncias que deriva circuitos a partir de representações de funções Booleanas com VPBDDs onde todos os nodos são alcançáveis. Este algoritmo é capaz de gerar circuitos sem redundâncias, mesmo quando a função, que é representada pelo VPBDD, é unate. O algoritmo ainda garante que o atraso do circuito não aumenta após a remoção de redundâncias. A área dos circuitos resultantes pode aumentar, diminuir ou permanecer a mesma, considerando o número de portas lógicas utilizadas. Os circuitos

gerados não possuem falhas de colagem não testáveis, nem falhas de atraso de caminhos não testáveis. A remoção de redundâncias tem efeito sobre as falhas de um circuito. Então, em algoritmos tradicionais para remoção de redundâncias, toda vez que uma falha é eliminada, uma ferramenta de ATPG deve ser usada para atualizar a lista de falhas do circuito. O algoritmo proposto não depende de uma ferramenta de ATPG externa e as falhas de colagem não-testáveis são verificadas diretamente sobre os VPBDDs.

Todos os resultados relativos à validação da implementação levam a crer que o algoritmo apresenta o comportamento desejado, comprovando a veracidade da teoria proposta. No que diz respeito ao desempenho do circuito foi constatado que o algoritmo não aumenta o seu atraso. Os resultados mostram que é possível aumentar a velocidade do circuito, quando as redundâncias do caminho mais longo do circuito são eliminadas. O impacto do algoritmo na área do circuito depende principalmente do número de portas lógicas que possuem fanout maior que um, ou seja, depende da estrutura do circuito. A aplicação deste algoritmo apresenta bons resultados para circuitos aritméticos. Isto se deve principalmente ao fato do carry ser uma função unate, o que pode introduzir redundâncias no circuito se esta propriedade (de ser unate) não for tratada adequadamente.

A primeira versão deste algoritmo para remoção de redundâncias pode Ter problemas no que diz respeito ao tempo de execução do algoritmo (algoritmo que percorre o grafo) e também problemas relativos ao consumo de memória, devido à geração do circuito fanout-free. A implementação deste algoritmo foi feita desta forma porque é o meio mais simples de realizar remoção de redundâncias com VPBDDs. Todo o esforço realizado teve como princípio provar a teoria estudada. Conforme foi discutido, existem técnicas que podem ser empregadas para minimizar os problemas computacionais. Além das técnicas que foram mencionadas, existem outras possibilidades para acelerar a identificação de arcos não alcançáveis em VPBDDs. Outro fator que merece atenção é o processo para verificação de equivalências. No algoritmo proposto, um pacote para construção de ROBDDs é utilizado. Em [ASH 91b] se explora o fato de que o tamanho de BDDs em que as variáveis podem ser lidas mais de uma vez (caso dos VPBDDs), pode ser menor do que o tamanho de um ROBDD, considerando que o objetivo é aplicar verificação de equivalências.

Acredita-se que muitas contribuições foram dadas no decorrer desta dissertação, tanto na formulação de novos conceitos como na descrição de problemas que podem ser pesquisados futuramente. Como foi mostrado, existem diferentes técnicas que podem ser aplicadas para a identificação de redundâncias com a utilização do VPBDDs. Cada etapa do algoritmo proposto pode sofrer otimizações para melhoria de desempenho, abrindo novos caminhos que poderão ser pesquisados, a fim de encontrar um algoritmo que seja realmente eficiente para remoção de redundâncias. O algoritmo proposto também abre possibilidades para a criação de outras ferramentas de CAD. Um gerador de circuitos aritméticos sem redundâncias pode ser construído, utilizando o processo de síntese empregado no algoritmo. Além disso, um VPBDD permite a geração de vetores que sensibilizam um determinado caminho do circuito. Esta possibilidade facilita a construção de uma ferramenta para análise de timing. Outra possibilidade seria a implementação de uma ferramenta para geração de teste, que incluiria a geração de lista de falhas, vetores de teste e cobertura de falhas.

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