Fase Conception

No ipPROCESS, esta ´e a primeira fase do desenvolvimento de um IP-core e tem como objetivo identificar os requisitos do projeto, fechar o escopo e, por fim, com- preender as funcionalidades do IP-core em quest˜ao, derivadas a partir do requisitos elicitados. Esta fase engloba as atividades da disciplina Requirements e, conse- quentemente, a cria¸c˜ao dos artefatos Requirements Specification e Use Case Model, vide Apˆendice B.

5.3.1.1 Defini¸c˜ao dos Requisitos Seguindo essa orienta¸c˜ao, os requisitos do

8051 foram elicitados e o escopo do projeto foi definido de tal forma que o artefato Requirements Specification foi criado e validado. A vers˜ao final deste artefato foi gerada como consequˆencia da execu¸c˜ao das seguintes atividades:

– Atividade Capture a Common Vocabulary, Disciplina Requirements - Esta atividade foi executada atrav´es de pesquisa realizada sobre as carac- ter´ısticas do 8051 na internet, em livros e datasheets. A partir deste estudo foi colecionado um conjunto de termos e express˜oes, que foram agrupados no artefato Glossary.

– Atividade Elicit User Needs, Disciplina Requirements - Assim como na atividade anterior, esta atividade foi executada tendo como fonte de in-

5.3 APLICANDO O IPPROCESS 74 forma¸c˜ao livros sobre o 8051 e datasheets. Foi criada uma vers˜ao inicial do artefato Requirements Specification.

– Atividade Define Requirements, Disciplina Requirements - A primeira vers˜ao do artefato Requirements Specification foi validada com um consul- tor externo, especialista no microcontrolador 8051. Alguns requisitos foram descartados e o escopo do projeto fechado. Foram mantidos os requisitos que caracterizavam um modelo b´asico da Intel. [Mac99].

Em todas as atividades acima foi utilizada a ferramenta MS Word. Ao total foram definidos nove requisitos para a vers˜ao 1.0 do 8051, sendo sete deles requisitos funcionais e dois n˜ao funcionais. As subse¸c˜oes a seguir apresentam a especifica¸c˜ao dos mesmos.

5.3.1.1.1 Mem´oria Este requisito define uma mem´oria RAM interna de 256 bytes organizada da seguinte forma:

– 128 bytes de prop´osito geral, incluindo 4 bancos de registradores de 8 bytes cada;

– 128 bytes reservados para registradores de fun¸c˜ao Especial, incluindo as portas de input/output. Dentre esses, 16 bytes s˜ao endere¸c´aveis a bit.

5.3.1.1.2 Fun¸c˜ao de Timer Este requisito define a existˆencia de dois Timer s. Cada Timer pode funcionar, inclusive, como contador e gera interrup¸c˜ao no mo- mento do overflow da contagem. Esta configura¸c˜ao, se Timer ou Contador, ´e realizada por software.

O valor do Timer /Contador pode ser alterado ou consultado por software a qual- quer momento, inclusive quando o mesmo estiver executando. Enquanto configu- rado como Timer, o mesmo deve ser incrementado em fun¸c˜ao do clock de instru¸c˜ao. Quando configurado como Contador, seu incremento depende de uma fonte externa. Cada Timer possui modos de opera¸c˜ao diferenciados, os quais devem ser configu- rados por software.

5.3.1.1.3 Interface Serial Este requisito define uma USART full-duplex, ou seja, capaz de transmitir e receber dado simultaneamente. A USART possui quatro mo-

5.3 APLICANDO O IPPROCESS 75 dos de opera¸c˜ao configurados por software, sendo trˆes para comunica¸c˜ao ass´ıncrona, e est˜ao listados a seguir:

– Modo 0: Shift Register de 8 bits, com Baud Rate fixo; – Modo 1: UART de 8 bits com Baud Rate vari´avel; – Modo 2: UART de 9 bits com Baud Rate fixo; – Modo 2: UART de 9 bits com Baud Rate vari´avel.

5.3.1.1.4 Fun¸c˜ao de Interrup¸c˜ao Este requisito define um m´odulo de interrup¸c˜ao com seis fontes de interrup¸c˜ao e quatro n´ıveis de prioridade.

As fontes de interrup¸c˜ao suportadas s˜ao: Timer 0, Timer 1, USART, Externa 0 e Externa 1. Cada fonte ´e habilitada individualmente por software e para cada fonte pode ser configurada por software um n´ıvel de prioridade. Em caso de empate, a seguinte ordem de prioridade ´e definida: Externa 0, Timer 0, Externa 1, Timer 1, USART.

Para cada fonte de interrup¸c˜ao existe um endere¸co dedicado na mem´oria de pro- grama onde deve ser configurada por software a rotina de tratamento da respectiva interrup¸c˜ao.

5.3.1.1.5 Porta Paralela de Entrada/Sa´ıda Este requisito define um conjunto de quatro portas paralelas, sendo cada uma de 8 bits. Todas as portas podem funcionar tanto para entrada quanto para sa´ıda de dados. A funcionalidade das portas, exceto da porta 1, pode ser configurada por software.

5.3.1.1.6 Unidade Central de Processamento Este requisito resume a defini¸c˜ao de uma CPU de 8 bits capaz de executar um conjunto de 255 instru¸c˜oes incluindo opera¸c˜oes l´ogicas, aritm´eticas, de manipula¸c˜ao de dados e desvio de programas. O conjunto de instru¸c˜oes ´e compat´ıvel com o padr˜ao industrial do microcontrolador 8051.

5.3.1.1.7 Interface Externa: Padr˜ao OCP-IP Este requisito representa a inter- face externa para comunica¸c˜ao com outros IP-cores da plataforma (SoC). Esta interface deve seguir o protocolo OCP-IP, devendo ser compat´ıvel com seu subcon- junto de sinais classificados como b´asicos.

5.3 APLICANDO O IPPROCESS 76 5.3.1.1.8 Frequˆencia / Clock / Voltagem Este requisito define uma frequˆencia de opera¸c˜ao de 33MHz e um clock de instru¸c˜ao no modo 12 (doze clocks de m´aquina). O Microcontrolador 8051 deve funcionar com tens˜ao de alimenta¸c˜ao de 5V.

5.3.1.2 Descri¸c˜ao Inicial dos Casos de Uso Ainda na fase de Conception,

foram derivados os casos de uso do 8051 a partir dos requisitos definidos para o projeto. A vers˜ao inicial do artefato Use Case Specification foi gerada como consequˆencia da execu¸c˜ao da seguinte atividade:

– Atividade Use Case Analysis, Disciplina Analysis & Design - Du- rante esta atividade foi iniciada a cria¸c˜ao do artefato Use Case Model, que nesta fase possui apenas uma vis˜ao geral dos casos de uso do sistema, de- scritos ainda sem os detalhes da arquitetura. Nesta atividade foram utilizadas as ferramentas Rational Rose, MS Visio e MS Word.

A Figura 5.2 apresenta a modelagem inicial dos casos de uso do 8051 atrav´es de um Diagrama de Caso de Uso (incorporado ao artefato Use Case Model ). O trecho destacado, por exemplo, tem o seguinte significado: uma aplica¸c˜ao pode enviar comandos para um outro IP-core do SoC atrav´es do caso de uso Send Command, e um IP-core pode enviar comandos para o 8051 atrav´es do caso de uso Receive Command da Interface OCP-IP.

IP-core OCP Send Command Receive Command CPU Execute Logic Operations Execute Aritmethics Operations Transfer Data USART Send Data Receive Data

Configure USART _Application

IP-core InterruptHandler Enable Interrupt Disable Interrupt Configure Priority Manage Interrupts Interrupt Manager Memory Record Data Retrieve Data ParallelPort Read Data Write Data Application Timer Configure Timer Enable Timer Disable Timer Application Application IP-Core Parallel Port Read Data Write Data

5.3 APLICANDO O IPPROCESS 77 Nesta Fase n˜ao foi poss´ıvel validar a necessidade e utilidade da atividade Develop Vision da Disciplina Requirements. Isso ocorreu em fun¸c˜ao de n˜ao existir o papel do cliente. Todo o levantamento de requisitos foi feito a partir de material escrito. Esta Fase durou cerca de 2 meses, e ao final da execu¸c˜ao da atividade acima citada, o marco foi alcan¸cado e a equipe seguiu para a Fase Architecture.