Funcionamento da arquitetura

A seguir ser´a ilustrado o funcionamento do conversor A/D baseado na arquitetura validada de 4 bits. Para tanto, ser´a examinada passo-a-passo a convers˜ao da tens˜ao 0, 4V em uma palavra digital de quatro bits, mostrada na Figura 28.

Ap´os um pulso de reset, o registrador de aproxima¸c˜ao sucessiva ´e carregado com o valor 1000 e o bit que indica o final da convers˜ao (EOC) ´e carregado com o valor 0. Durante o primeiro ciclo do sinal de clock sar, o bit mais significativo ´e avaliado. A palavra presente na sa´ıda do registrador de aproxima¸c˜ao sucessiva ´e atualizada na entrada do gerador PWM em todo instante em que seu contador atinge a condi¸c˜ao de reset. Assim, o gerador PWM produz um sinal quadrado com ciclo de trabalho de 50%, que ap´os a filtragem entrega uma tens˜ao de 0, 75V na entrada do comparador. Como esse valor ´e superior ao valor de 0, 40V presente na outra entrada do comparador, o mesmo produz o valor 0 como resultado da avalia¸c˜ao do bit mais significativo.

Durante o segundo ciclo do sinal de clock o registrador de aproxima¸c˜ao sucessesiva avalia o segundo bit mais significativo j´a levando em conta o valor do bit mais significativo anteriormente determinado, nesse caso, possui o valor 0100 e o sinal EOC ainda permanece com valor 0. Essa palavra digital produz um sinal PWM com ciclo de trabalho de 25 % capaz de entregar uma tens˜ao de 0, 325V ao comparador. Como essa tens˜ao ´e inferior `a tens˜ao presente em sua outra entrada, o comparador produz 1 como resposta ao bit em avalia¸c˜ao.

No terceiro ciclo de clock o registrador SAR possui o valor 0110 e o sinal EOC continua em 0. A palavra digital produz um sinal PWM de ciclo de trabalho 37, 5 % capaz de gerar uma tens˜ao de 0, 563V na entrado do comparador ap´os a etapa de filtragem. Assim, o comparador responde com o valor 0, indicando que a tens˜ao do sinal PWM ´e superior `a tens˜ao presente na outra entrada.

No quarto ciclo de clock, o valor do ultimo bit ´e avaliado. O registrador SAR possui o valor 0101 e o sinal EOC continua em 0. A palavra digital na entrada do gerador PWM corresponde a um sinal PWM com ciclo de trabalho de 31, 25 %, que resulta em uma tens˜ao de 0, 469V na entrada do comparador. Como esse valor ´e superior ao valor presente na outra entrada, o comparador conclui a avalia¸c˜ao do ultimo bit com o valor 0. No ultimo ciclo de clock, o registrador SAR recebe a resposta do ultimo bit avaliado pelo comparador, possuindo o valor da convers˜ao 0100 e o sinal EOC recebe o valor 1 indicando o final da convers˜ao.

51

4 Layout e simula¸c˜oes

Esse cap´ıtulo tem o objetivo de mostrar o layout da arquitetura proposta, bem como caracterizar as simula¸c˜oes efetuadas para validar o circuito integrado. Sua caracteriza¸c˜ao ´e muito importante, pois apenas quando o m´etodo de teste ´e bem definido, pode-se deter-minar se as caracter´ısticas do circuito conversor, mostradas pelos resultados, s˜ao v´alidas ou n˜ao para determinada aplica¸c˜ao [3].

Os parˆametros cr´ıticos do conversor s˜ao determinados de acordo com o seu tipo de aplica¸c˜ao [12]. Dessa maneira, ser˜ao analisados os parˆametros est´aticos INL, DNL e os parˆametros dinˆamicos ENOB e SNR.

4.1 Layout

A seguir s˜ao ilustrados os layouts dos est´agios mostrados no diagrama de blocos do circuito proposto, ilustrado na figura 7 do terceiro cap´ıtulo. Os layouts foram desenvol-vidos utilizando a ferramenta CADENCE Virtuoso seguindo os conceitos abordados em [13], [14] e [15].

No layout do comparador, vale salientar a utiliza¸c˜ao de um arranjo de capacitores unit´arios de aproximadamente 100f F , como mostrado na figura 29.

Foram ligados trˆes capacitores unit´arios em paralelo para formar cada capacitor de 300f F dos dois circuitos dobradores de tens˜ao utilizados nos sinais de clock. O restante dos capacitores foram ligados em paralelo para totalizar a capacitˆancia de 1, 4pF na entrada do circuito comparador.

Esse tipo de matriz de capacitores unit´arios tem a fun¸c˜ao de minimizar o descasamento de capacitˆancias causado por varia¸c˜oes no processo de fabrica¸c˜ao.

Outra boa pr´atica de layout que pode ser observada ´e a blindagem dos circuitos com uma camada de metal 3 que possui a finalidade de minimizar os efeitos dos ru´ıdos.

Nos circuito digitais ilustrados nas figuras 30 e 31, as trilhas que carregam os sinais de clock foram uniformemente distribu´ıdas de maneira que os sinais cheguem ao mesmo tempo nas portas l´ogicas. As trilhas de alimenta¸c˜ao tˆem maior espessura para suportar a condi¸c˜ao de m´axima corrente.

A figura 32 ilustra o layout completo do conversor A/D que ocupa uma ´area de 0, 749mm2, inclu´ındo o circuito de reset utilizado para realizar as medidas de INL, DNL e ENOB. Pode-se notar a presen¸ca de an´eis de guarda circundando o circuito anal´ogico que ´e mais sens´ıvel a ru´ıdos provenientes do substrato.

Tamb´em pode ser observado que o substrato e o terra foram conectados internamente e s˜ao exteriorizados atrav´es de um ´unica sa´ıda. Dessa maneira o substrato experimenta as mesmas varia¸c˜oes de tens˜ao presentes na referˆencia, minimizando o ru´ıdo no dispositivo.

4.1 Layout 53

4.1 Layout 55

Figura 33: Entrada anal´ogica amostrada atrav´es da regi˜ao de transi¸c˜ao.