Injec¸ ˜ao de Carga

Para explicar a injec¸ ˜ao de carga ser ´a considerado o circuito de amostragem da figura

3.8. Quando o transistor MOS est ´a conduzindo, um canal deve existir abaixo do oxido de porta. AssumindoVin ≈ Vout, a carga do canalQchpode ser expressa pela equac¸ ˜ao

3.13.

Q_ch = W_NL_NCox(V_CK − Vin− VT HN) (3.13)

Figura 3.8: Injec¸ ˜ao de carga quando o transistor desliga

Quando o transistor ´e desativado esta carga passa para o dreno e fonte. Por um lado a carga injetada no dreno ´e absorvida pela entrada e n ˜ao produz erro. Por outro lado

3.3 Implementac¸ ˜ao do modulador Sigma-Delta com blocos anal ´ogicos 33

a carga injetada na fonte ´e depositada emCH , introduzindo um erro na tens ˜ao carre-gada no capacitor. A proporc¸ ˜ao de carga que vai para a fonte ´e dif´ıcil de determinar e depende de muitos fatores. Neste projeto consideraremos que toda a cargaQchpassa para fonte. Assumindo que toda a carga ´e armazenada na capacit ˆancia CH, o erro resultante pode-se expressar pela equac¸ ˜ao3.14.

∆V = ^WNLNCox(VCK− Vin− VT HN) CH

(3.14) A partir da equac¸ ˜ao3.14pode-se obter a relac¸ ˜ao entre as tens ˜oes de entrada e sa´ıda da chave: Vout = Vin− ∆V = Vin(1 + ^WNLNCox CH ) + ^WNLNCox CH (VCK− VT HN) (3.15) Como podemos deduzir da equac¸ ˜ao3.15a injec¸ ˜ao de carga introduz erros de ganho e de Of f set. Para eliminar o erro no ganho ´e utilizada a t ´ecnica de defasagem de rel ´ogio. Para eliminar o erro de Of f set s ˜ao utilizadas estruturas diferenciais [31]. Estas t ´ecnicas ser ˜ao explicadas na parte do integrador.

3.3.1.2 Clock F eedthrough

Uma chave com transistores MOS acopla as transic¸ ˜oes do sinal de CLK, atrav ´es das capacit ˆancias deoverlap(porta-dreno e porta-fonte), aos sinais de dreno e fonte gerando umOf f setigual a:

∆V = ^VCK(WN,PCOV) WN,PCOV + CH

(3.16) ondeCOV ´e a capacit ˆancia deoverlappor unidade de largura eVCK ´e o sinal deClock

ligado na porta do transistor da chave.

O erro ∆V ´e independente do sinal de entrada. ´E por isto que pode ser considerado comoOf f sete pode ser removido facilmente por uma estrutura diferencial [31].

3.3.1.3 Ru´ıdokT /C

Este ru´ıdo ´e produzido pelo ru´ıdo t ´ermico associado aos transistores das chaves. Para obter o valor do ru´ıdo kT/C ´e utilizado o modelo do circuito amostrador mostrado na

figura3.9.

Figura 3.9: Circuito de Amostragem

Na figura 3.9 a) quando a chave S1 fecha, o capacitor CS ´e carregado. Na figura 3.9

b) ´e mostrado o circuito equivalente para estimac¸ ˜ao do ru´ıdo, onde RS representa a resist ˆencia da chave fechada em s ´erie com a resist ˆencia da fonte,Ri. A densidade es-pectral de pot ˆencia contribu´ıdo pela resist ˆenciaR_S ´e t ´ermica e igual av2

n,Rs = 4kT Rs. A redeRSCS forma um filtro passa-baixa que faz que a densidade espectral de pot ˆencia no capacitor seja igual do que a equac¸ ˜ao3.17:

∆V_n,Cs² (w) = ^{4kT RS}

1 + (wRSCS)2 (3.17)

A pot ˆencia do ru´ıdo total ´e dado pela integral da densidade espectral de pot ˆencia do capacitorC_S em toda a banda. Assim, a pot ˆencia total armazenada emCs quando a chave abre pode ser expressa pela equac¸ ˜ao3.18.

Pn,ktc = Z ∞ 0 4kT RSdf 1 + (2πf RSCS)2 = ^kT Cs ^(3.18)

Como pode ser visto na equac¸ ˜ao3.18, a pot ˆencia do ru´ıdo n ˜ao depende da resist ˆencia

Rsdevido ao fato de que ao aumentar o valor de RS o ru´ıdo t ´ermico aumenta, mas o filtroRC tem sua banda reduzida compensando o efeito do aumento do ru´ıdo.

3.3.2 Integrador

O bloco mais utilizado no modulador Sigma-Delta ´e o integrador. Um integrador con-tinuo pode ser implementado com uma capacit ˆancia e uma resist ˆencia como ´e mos-trado na figura 3.10 a). Um integrador discreto pode ser obtido a partir do integra-dor continuo, mas substituindo o resistor pelo equivalente resistivo (figura 3.5). Esta implementac¸ ˜ao baseada em capacitores chaveados ´e mostrado na figura3.10b).

3.3 Implementac¸ ˜ao do modulador Sigma-Delta com blocos anal ´ogicos 35

Figura 3.10: a) Integrador Cont´ınuo; b) Integrador com capacitores chaveados; c)

Fases dos sinaisΦ1 eΦ2.

A implementac¸ ˜ao da figura3.10b) tamb ´em ´e chamada de integrador sensitivo `as ca-pacit ˆancias parasitas. Para obter a func¸ ˜ao de transfer ˆencia do integrador ´e analisado o comportamento das cargas QC1, do capacitor C1, e QC2, do capacitor C2, para as fasesΦ1 e Φ2. No final da fase Φ1, a cargaQC2 ´e igual a Vout(nTTd− Td)C2e a carga

Q_C1 ´e igual queV_out(n_TT_d− Td/2)C1, onden_T ´e o n ´umero de per´ıodos eT_d ´e o per´ıodo das fases Φ1 e Φ2. No final da faseΦ2 o capacitor C1 fica conectado na entrada ne-gativa do OTA. Isto faz com que a carga do capacitor C1 passe nene-gativamente para o capacitor C2 e que a carga do capacitor C2 no instantenTTdseja igual a:

V_out(n_TT_d)C2 = V_out(n_TT_d− Td/2)C2 − Vin(n_TT_d− Td)C1 (3.19) Como a carga no capacitor C2 ´e alterada apenas no inicio da fase Φ2, podemos es-crever que:

Substituindo a equac¸ ˜ao3.20na equac¸ ˜ao3.19 ´e obtida a equac¸ ˜ao3.21.

Vout(nTTd)C2 = Vout(nTTd− Td)C2 − Vin(nTTd− Td)C1 (3.21) Fazendo a transformada Z da equac¸ ˜ao3.21, obt ´em-se a seguinte express ˜ao:

V_{OU T}(z) = −C1

C2

z−1

1 − z−1 (3.22)

Observa-se que a func¸ ˜ao de transfer ˆencia do circuito da figura 3.10 corresponde a um integrador inversor. Apesar da simplicidade desta arquitetura, ela sofre com pro-blemas de capacit ˆancias parasitas e injec¸ ˜ao de carga. Para solucionar o problema das capacit ˆancias parasitas ´e utilizada uma arquitetura insens´ıvel `a capacit ˆancias pa-rasitas, a qual ´e mostrada na figura 3.11. A figura 3.11 a) apresenta a arquitetura do integrador mostrando as capacit ˆancias parasitas associadas aC1(CP 1eCP 2); a figura

3.11b) apresenta o integrador na fase de carga, e a figura 3.11 c) apresenta na fase de integrac¸ ˜ao.

Figura 3.11: a) Diagrama de um integrador insens´ıvel `a capacit ˆancias parasitas; b)

Fase de carga do integrador; c)Fase de integrac¸ ˜ao

3.3 Implementac¸ ˜ao do modulador Sigma-Delta com blocos anal ´ogicos 37

terminais conectados ao terra, atrav ´es da chave S4 ou atrav ´es da chave S3 e do terra virtual da entrada negativa do OTA. Por isto a carga emCP 1 n ˜ao muda e n ˜ao introduz erro na func¸ ˜ao de transfer ˆencia do integrador.

O capacitor CP 2, por sua vez, ´e carregado para Vin quando a chave S1 ´e fechada e descarregado para terra quando a chave S2 ´e fechada. Como nenhuma carga arma-zenada noC_{P 2} ´e transferida para C1, ent ˜aoC_{P 2} n ˜ao muda a func¸ ˜ao de transfer ˆencia do integrador [32].

Para eliminar a depend ˆencia da injec¸ ˜ao de carga com o sinal de entrada, fases de rel ´ogio ligeiramente defasadas s ˜ao empregadas. Na figura 3.12 s ˜ao mostradas as configurac¸ ˜oes das fases de rel ´ogio utilizadas no integrador, sendoΦ1 ligado na chave

S1;Φ_1d ´e ligado na chaveS4;Φ₂ para a chaveS2eΦ_2d para a chaveS3.

Desta forma a chave S4 ´e desligada um pouco antes da chave S1 ser fechada, in-jetando uma carga constante em C1. Quando S1 ´e desligado o capacitor C1 fica flutuando e nenhuma carga ´e armazenada emC1. Na fase de integrac¸ ˜ao, a chaveS3

´e desligada primeiro injetando uma carga constante emC1. Quando S2 ´e desligado nenhuma carga ´e armazenada [31].

Figura 3.12: Fases do Integrador

Apesar desta t ´ecnica eliminar a depend ˆencia da injec¸ ˜ao de carga do sinal, ainda ocorre uma injec¸ ˜ao de carga constante. O erro devido a esta carga constante pode ser eliminado utilizando uma estrutura diferencial, como ´e mostrado na figura3.13. Adicionalmente ser ´a utilizada a t ´ecnica bottom-plate para evitar a injec¸ ˜ao de ru´ıdo de substrato aos n ´os de entrada do OTA [31]. Esta t ´ecnica consiste em conectar a base

Figura 3.13: Integrador totalmente diferencial Implementado com chaves

complementares

do capacitor (bottom) na sa´ıda do integrador ou no sinal de entrada, como ´e visto na figura 3.13. Isto minimiza a capacit ˆancia parasita do substrato ao n ´o de entrada do OTA. Adicionalmente, as chaves s ˜ao implementadas utilizando o circuito da figura3.7, para diminuir a n ˜ao linearidade das chaves. Este circuito ser ´a utilizado em todos os circuitos que tem chaves.