Siewiorek, Bell e Newell (1983) apresentam um modelo de ciclo evolutivo de
hardware que pode, resumidamente, ser caracterizado como envolvendo 7 fases. A primeira fase considera um modelo muito simples de arquitetura, onde o processador controla diretamente o acesso aos periféricos, emitindo sinais de controle em seqüências de tempo pré-estabelecidas. O processo evolutivo vai especializando os componentes envolvidos. E, no meio do processo, aparece o conceito de acesso direto à memória (Direct Memory Access -DMA), onde o periférico transfere dados diretamente para a memória. O processador envia o comando e recebe um sinal quando a operação é encerrada. O ciclo encerra com uma arquitetura que envolve um processador de entrada/saída cujos componentes individuais caracterizam-se como aqueles descritos na primeira fase. Assim, cada componente individual evolui a partir da primeira fase tornando o conjunto mais poderoso e complexo. A Figura 14(pág.64) caracteriza este modelo.
Um exemplo real de uma arquitetura de processador de Entrada e Saída (E/S) em fase 7 é apresentado por FiucZynski et al. (1998). Os autores descrevem um projeto de
sistema operacional extensível denominado SPINE, o qual permite que as aplicações executem código diretamente sobre o adaptador de rede, obtendo ganhos significativos de performance através de transferências diretas entre dispositivos (sem a utilização da memória do computador hospedeiro) e da divisão na alocação de protocolos entre computador hospedeiro e placa de rede.
Kumar et al.(2001)afirmam que dispositivos como cartões de rede e discos rígidos, geralmente incluem um processador programável e memória. Isto permite aos dispositivos conter facilidades sofisticadas em firmware. Por exemplo, um controlador de disco rígido pode suportar algoritmos agressivos de escalonamento da cabeça de disco diretamente implementados no firmware através de programação concorrente utilizando
múltiplas threads de controle. Apesar disto, estes controladores geralmente possuem processadores e memória com capacidade limitada.
Um exemplo concreto refere-se a evolução de hardware baseado em lógica difusa. Segundo Patki (1996),três décadas de sistemas baseados em lógica difusa conduziram ao desenvolvimento da primeira geração de hardware baseado em lógica difusa, cujo principal objetivo foi obter soluções de controle difuso mais rápidas. Até recentemente, a maioria destas soluções eram implementadas como módulos de software, executando sobre microprocessadores convencionais, computadores pessoais ou estações de trabalho (workstations).
No entanto, a aplicação destas soluções em ambientes com requisitos de tempo-real orientou as pesquisas no sentido do desenvolvimento de hardware baseado em lógica difusa. Num primeiro momento, a solução emergiu em uma forma de implementação em chips (Figura 14pág.64 - fase 2) de uma máquina de inferência difusa incorporando controladores difusos baseados em regras(PATKI, 1996).
Assim, criou-se uma impressão de que a única aplicação desta tecnologia seria em aparelhos domésticos e produtos de consumo. No entanto, a necessidade de soluções para a área de processamento de informação, tais como: construção, simulação e modelagem de aplicações, recuperação de informações em bases de dados e outras aplicações semelhantes, estão conduzindo as pesquisas em direção ao desenvolvimento de microprocessadores com suporte a software e dispositivos periféricos (Figura 14pág.64 - fase 7)(PATKI, 1996) .
Segundo Patki (1996), as primeiras tentativas em estudar sistemas de chaveamento em lógica difusa (MARINOS18, 1969; SIY E CHEN18, 1992), e sua implementação eletrônica, resultaram no desenvolvimento de um componente flip-flop (HIROTA e OZAWA18,1989). A partir daí, seguiram-se várias implementações de hardware de processamento de inferência difusa, tais como Costa et al. (1995), Eichfeld et al.18(1995), Manzoul18(1990), Watanabe,Dettloff e Yount18(1990), que demonstraram aplicações de controle com vários níveis de inferência difusa. Surgiu então a medida FLIPS (Fuzzy Logic Inferences Per Second), que é análoga àquela usada para os processadores tradicionais (MIPS– Million Instructions Per Second).
Como referido anteriormente, os esforços atualmente na área de hardware difuso
(COSTA et al., 1995) estão mudando no sentido do desenvolvimento de um microprocessador com sua própria Unidade de Lógica e Aritmética Difusa (Figura 14pág.64 - fase 8) para uso nas mais variadas aplicações. Este enfoque está abrindo um novo campo de pesquisas que deverá cobrir os seguintes aspectos (PATKI, 1996):
• Arquitetura de um conjunto de instruções (instruction set) para processamento de informações difusas;
• Construção de uma unidade lógica e aritmética difusa, como uma unidade funcional;
• Estudos de precisão relacionados à representação de conjuntos difusos e seus respectivos graus de pertinência (membership);
• Estudos no emprego de arquiteturas de memória associativa e seu impacto em microprocessadores difusos.
Em função disto, há duas correntes de desenvolvimento a saber(PATKI, 1996): • Desenvolvimento de um conjunto de instruções (chip set) de lógica difusa: esta tendência
visa construir pequenos módulos adaptáveis nos atuais PCs, cujo objetivo é atender a necessidades mais imediatas;
• Desenvolvimento de um microprocessador difuso e do software associado: que envolve o desenvolvimento de um processador difuso, nos moldes dos processadores RISC, juntamente com um co-processador neuronal. Este enfoque, segundo Patki (1993) apud Patki e Raghunathan (1996), procura agregar as vantagens que estas duas técnicas têm a oferecer, quais sejam: a capacidade de aprendizado do conhecimento do especialista, através de dados numéricos, e a capacidade de representação deste conhecimento através de uma relação de entrada/saída envolvendo raciocínio difuso.
Patki e Raghunathan(1996)apud Alag e Patki(1995)complementam que,
“...a maioria dos trabalhos baseadas em hardware difuso descritos na literatura descreve as soluções como módulos em hardware que suportam o mapeamento de conjuntos difusos em conjuntos difusos através de um módulo fuzificator, uma máquina de inferência e um módulo defuzificator. Estes módulos são integrados na forma de ASICs19,20(Application Specific
Integrated Circuit). Em função das limitações deste enfoque, as soluções em hardware para controle difusos passaram a ser abordadas através de um enfoque arquitetônico, o que originou os seguintes segmentos de pesquisa: co-processadores difusos dedicados21; ASICs de inferência
difusa e a construção de conjuntos de instruções (chip set) difusas genéricos22”.
Este último enfoque tem a finalidade de preencher a lacuna entre as duas propostas anteriores.
19ASICs são chips projetados para aplicações específicas ao contrário dos circuítos integrados que
controlam funções como a memória RAM de um PC.
20Figura 14 pág.64- fase 1. 21Figura 14 pág.64- fase 2. 22Figura 14 pág.64- fase 7.
Figura 14 - Modelo Evolutivo de Hardware.
A partir desta revisão conceitual e tomando-se por base o mecanismo evolutivo de hardware, na próxima seção são analisadas as várias formas de estruturas organizacionais de núcleos de sistemas operacionais.