Modo de Operação

De uma forma simplificada, uma DDS pode ser implementada a partir de um relógio de referência, um contador de endereços, uma PROM (Programmable Read

Only Memory), e uma DAC (Digital-to-Analog Converter), como esquematizado na

Figura 3.10. Contador de endereços Tabela de consulta de senos Registo DAC CLOCK N-Bits fOUT fC

Figura 3.10 – Implementação de uma DDS simplificada.

A informação digital da amplitude, correspondente a um ciclo completo de uma onda sinusoidal, é armazenada na PROM, funcionando assim como uma tabela de consulta de senos. O contador de endereços é incrementado passo a passo, acedendo a cada localização da PROM, cujo conteúdo destas localizações contêm o valor equivalente da amplitude do seno, que por sua vez é enviado para uma DAC. Assim a DAC gera uma onda sinusoidal analógica em resposta aos valores digitais provenientes da PROM. Nesta implementação de uma DDS, o valor da frequência do sinal de saída depende da frequência do relógio de referência e do tamanho do passo da onda sinusoidal programado na PROM. Embora seja possível obter um bom desempenho AC, ao nível da fidelidade da saída analógica e do jitter, esta arquitectura peca por não possuir um ajuste flexível da frequência de saída. Será sempre necessário alterar o relógio de referência ou reprogramar a PROM, caso se pretenda um novo valor de frequência na saída analógica.

Registo de Fase Conversor Fase- Amplitude DAC fOUT 24- 48 Bits _14-16 Bits n Tunning Word Acumulador de Fase

Σ

Figura 3.11 – Sistema DDS com ajuste de frequência.

Introduzindo agora uma função de acumulação de fase na cadeia de sinal digital, esta arquitectura transforma-se num oscilador controlado numericamente (NCO), que é o cerne de uma DDS altamente flexível! Como representado na Figura 3.11, é implementado o acumulador de fase antes da tabela de consulta de senos, substituindo assim o contador de endereços da arquitectura antiga. Este acumulador é constituído por um contador variável de N-bits e um registo de fase. A realimentação permite criar uma “roda de fase” na arquitectura da DDS. Para melhor se perceber esta função básica, deve-se visualizar a oscilação da onda sinusoidal como um vector a girar à volta do círculo de fase, como demonstrado na Figura 3.12.

Figura 3.12 – Roda de fase digital.

Cada ponto marcado na roda de fase corresponde a um ponto equivalente num ciclo de uma forma de onda sinusoidal. É assim possível visualizar a geração de uma onda sinusoidal à saída, à medida que o vector gira à volta da roda. Uma revolução completa do vector em torno da roda de fase, a uma velocidade constante, resulta num

ciclo completo da onda sinusoidal à saída. O acumulador de fase é utilizado para se obter o equivalente da rotação linear do vector à volta da roda de fase. O conteúdo do acumulador de fase corresponde aos pontos no ciclo da onda sinusoidal de saída. O número de pontos discretos de fase contidos na roda é determinado pela resolução N do acumulador de fase. A saída do acumulador de fase é linear (uma rampa de fase) e não pode ser directamente usada para gerar qualquer outra forma de onda excepto uma rampa. Desta forma é usada uma tabela de consulta, para converter uma versão truncada do valor instantâneo do acumulador de fase, num valor de amplitude da onda sinusoidal, que posteriormente é enviado para uma DAC. À medida que a frequência de saída aumenta, o número de amostras por ciclo diminui. Uma vez que o teorema da amostragem diz que são necessárias duas amostras por ciclo para reconstruir a forma de onda de saída, a frequência fundamental máxima à saída da DDS é REFCLK/2. Contudo, para aplicações práticas, a frequência de saída está limitada a valores inferiores, melhorando a qualidade da forma de onda reconstruída e permitindo a filtragem da mesma.

Na Figura 3.13 apresenta-se o resumo da cadeia de sinal.

Acumulador de fase Algoritmo de conversao amplitude/ seno DAC N Circuito DDS Relógio de Referência sen(x)/x

É a tunning word que determina a frequência de saída como uma fracção da frequência do relógio de referência.

DDS Completa

Figura 3.13 – Percurso do sinal através da arquitectura da DDS.

O acumulador de fase é de facto um registo que incrementa o valor armazenado, de cada vez que recebe um impulso de relógio. A magnitude desse incremento é determinada pela palavra digital M, contida num “registo delta-fase”, que é somado com o overflow do contador. A palavra contida no registo delta-fase é o tamanho do

incremento entre as actualizações do relógio de referência: indica quantos pontos são passados à frente na roda de fase. Quanto maior o tamanho do salto mais depressa o acumulador de fase é excedido, completando assim o equivalente a um ciclo de uma onda sinusoidal. Este controlo do tamanho do salto constitui a resolução de ajuste da frequência da arquitectura da DDS.

A relação do acumulador de fase e do acumulador delta-fase, forma a equação de ajuste básico para a DDS:

2

OUT N

M REFCLK

F = ⋅ , 3.6

onde:

FOUT = frequência de saída da DDS

M = palavra binária de ajuste (tunning word)

REFCLK = frequência do relógio de referência interno N = comprimento em bits do acumulador de fase

As alterações efectuadas ao valor de M são aplicadas no impulso de relógio seguinte e o valor contínuo de fase muda no sinal de saída.

Na prática o valor da palavra M é carregado para um registo interno, através de comunicação série ou paralela de 8 bits, que antecede o registo delta-fase. Este processo é geralmente feito para reduzir o número de pinos no chip DDS. Logo que o último registo interno é escrito, a frequência de saída da DDS é actualizada. Geralmente, o que limita a velocidade de alteração da frequência de saída é a máxima taxa a que o registo interno pode ser carregado e executado.

Para mais detalhes e clarificações, deve ser consultado o documento [6].