Nessa fase foi embarcado o código desenvolvido na FPGA do Kit de desenvolvimento DE2 da Altera. Como já explicado anteriormente, foi feito a integração com outros módulos fornecidos com o kit, podendo ser visto na prática o funcionamento do IP-Core. Na prototipagem também foi possível verificar o melhoramento possibilitado pela verificação. As figuras 28, 29 e 30 mostram a saída no monitor VGA de uma imagem em escala de cinza, uma versão intermediária prototipada e a versão final respectivamente. Tem-se ainda, na figura 31 a imagem do kit em funcionamento com a respectiva câmera e a conexão do cabo VGA, nos displays de sete segmentos está sendo mostrado o frame rate do vídeo em hexadecimal.
Figura 28: Imagem de Saída em Escala de Cinza
Figura 30: Imagem de Saída na Versão Final
Figura 31: Protótipo em Funcionamento no Kit
Na figura 32 é possível visualizar o bloco completo gerado pelo software Quartus II mostrando apenas os respectivos sinais de entrada e saída.
Figura 32: Bloco do Módulo Desenvolvido com os Sinais
A seguir uma breve descrição dos sinais. Os sinais de entrada são:
pixel_valido, sinal que vem do conversor analógico digital, informando que um pixel válido está no barramento.
pixel, é o barramento de 10 bits com o valor do pixel, em níveis de cinza.
limiar, é um barramento 10 bits onde pode ser informado um valor de limiar usado para binarizar a imagem. Pode ser usado em conjunto com um outro bloco que calcule automaticamente o limiar. É usado em combinação com os sinaisborda (desabilitado) ebinarizacao (habilitado).
reset, reinicia todo o bloco.
mostra_gray, com esse sinal ativo a imagem de saída será em níveis de cinza, se inativo será mostrado a imagem com as bordas detectadas.
clock_memoria, é o clock usado para os buffers de memória. No caso específico foi utilizada uma frequência de 100MHz.
clock_27 e clock_50, são os clocks de 27MHz e 50MHz usados no cálculo da convolução e no controle da máquina de estados, respectivamente.
O sinal de saída é:
pixel_convoluido, é a saída do pixel processado ou em escala de cinza, a depender do sinal de entrada mostra_gray.
5 CONSIDERAÇÕES FINAIS
A possibilidade de implementação de processamento de imagem em hardware permite inúmeras possibilidades de aplicação. O IP-Core desenvolvido nesse projeto implementa uma parte do passo referente a segmentação. No entanto, este fica pronto para ser acoplado a outros cores que implementam os outros passos do processamento a fim de chegar a um SoC que possa ser embarcado em um robô autônomo capaz de tomar decisões ou assistir outros sistemas.
Com o presente trabalho fica claro também, a importância da verificação na validação do IP-Core, de forma a garantir a qualidade do produto. Isso é essencial para garantir o bom funcionamento de um futuro sistema que irá utilizar o IP-Core. A verificação funcional possibilitou a correção de problemas imperceptíveis, caso fosse observando o vídeo de saída do sistema.
O trabalho possibilitou a vivência de todo o ciclo de vida do processo de desenvolvimento ipPROCESS. O que mostrou-se de fundamental importância para que o produto atendesse aos requisitos.
Contudo, é possível fazer melhoramentos no projeto, tais como:
• Modificar o cálculo para tratar as bordas laterais da imagem ou até mesmo desprezá-las no momento do cálculo, sem a necessidade de pulsos de clock extras;
• Desenvolver outros casos de teste mais dinâmicos que cubram uma quantidade maior de possibilidades, aumentando a confiaça no produto;
• Substituir a câmera analógica por uma digital, eliminando a etapa de conversão analógica/digital e consequentemente eventuais ruídos provenientes desse processo.
Por fim, é importante ressaltar que, ainda durante o desenvolvimento do projeto, foi publicado um artigo no Microeletronics Students Forum(MATOS; SOUZA; DIAS, 2011) e outro está em desenvolvimento para ser submetido ao Multi Conference on Computer Science and Information Systems 2012.
REFERÊNCIAS
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