PWM e proteção

Devido a restrição de espaço e para um melhor entendimento do diagrama de blocos do sistema digital implementado, os blocos responsáveis diretamente pelo envio do sinal de acionamento dos interruptores foram generalizados para “PWM primário” e “PWM secundário”. Contudo, internamente eles são formados por vários blocos chamados “PWM” e a Figura 4.17 apresenta o diagrama de blocos interno ao “PWM primário”. Como pode ser observado, o clock do sistema sincroniza o funcionamento de todos os blocos, enquanto que o sinal de entrada PWM_pri, fornecido pelo bloco “portadora” habilita o funcionamento da razão cíclica. Verifica-se que apenas um “PWM” recebe este sinal, que por sua vez habilitará em cascata os demais blocos, além dos demais interruptores dos respectivos braços defasados em 180° através da utilização da porta lógica NOT.

Com o objetivo de se compreender melhor o bloco em análise, na Figura 4.18 é mostrado o fluxograma funcional de “PWM”. O algoritmo consiste, basicamente, em um contador limitado ao valor máximo da portadora Nt e pode ser dividido em três partes. A

primeira consiste na inicialização de flags e sinais de saída e sincronização do bloco com o

clock do sistema. A segunda parte representa a metade da contagem, quando a razão cíclica é

forçada para nível baixo. Observa-se que o acionamento do PWM relacionado à próxima fase é acionado durante a segunda parte do algoritmo e quando o contador atinge valor equivalente a 120°. Neste momento, a saída en_out do bloco “PWM” é colocada em nível alto para habilitar o próximo bloco, através da entrada en_in.

Figura 4.17 – Diagrama de blocos interno ao bloco “PWM primário”.

razão cíclica en_out CLK en_in PWM SA1 razão cíclica en_out CLK en_in PWM SB1 razão cíclica en_out CLK en_in PWM SC1 CLK razão cíclica en_out CLK en_in PWM SA2 razão cíclica en_out CLK en_in PWM SB2 razão cíclica en_out CLK en_in PWM SC3 proteção PWM_p

Fonte: Próprio autor.

Figura 4.18 – Fluxograma do algoritmo desenvolvido para o bloco “PWM”

condições iniciais para

flags e sinais de saída habilita PWM

N S CLK N inicio contador<Nt/2 N S contador = 120° N S habilita PWM da próxima fase contador<Nt N S razão cíclica ← 0 S razão cíclica ← 0 razão cíclica ← 1 contador←contador+1 contador←contador+1 contador ← 0

Fonte: Próprio autor.

Ainda da Figura 4.17, observa-se que o valor da saída razão cíclica só será enviada ao circuito externo de acionamento dos interruptores, caso o sinal proteção esteja em nível alto. De acordo com a Figura 4.12, o estado deste sinal é alterado pelos blocos “sobretensão” e “subtensão”. Ambos atualizarão sua saída no caso de mudanças na tensão de saída do conversor fora de limites pré-estabelecidos através de uma verificação condicional, zerando a saída da porta lógica AND e, consequentemente, o sinal proteção. Para que a lógica

condicional dos blocos seja verdadeira e atuem, internamente é utilizado um temporizador para garantir que o controlador possa atuar no caso de excitações não bruscas. Por exemplo, o bloco “sobretensão” não poderá atuar no caso de sobressinal na tensão de saída devido a inserção ou retirada de parte da carga elétrica do conversor, pois o controlador irá atenuar essa mudança no comportamento dinâmico do sistema.

Por fim, é apresentado na Figura 4.19 o diagrama de blocos interno ao bloco “PWM secundário”, que também utiliza o bloco “PWM” em conjunto com o desligamento dos interruptores através do sinal proteção. No entanto, observa-se que as saídas das portas

AND são enviadas primeiramente aos blocos “tempo morto” antes de chegarem aos

interruptores. Para compreender as diferenças entre “PWM primário” e “PWM secundário”, é preciso apresentar o modo como os interruptores de cada um é acionado.

Figura 4.19 – Diagrama de blocos interno ao bloco “PWM secundário”.

razão cíclica en_out CLK en_in PWM razão cíclica en_out CLK en_in PWM razão cíclica en_out CLK en_in PWM CLK S_superior S_inferior CLK razão cíclca tempo morto S_superior S_inferior CLK razão cíclica tempo morto S_superior S_inferior CLK razão cíclica tempo morto proteção PWM_s S1' S4' S3' S6' S5' S2' Fonte: Próprio autor.

Os drivers utilizados para acionar os interruptores da ponte primária usam o CI IR21844, logo o acionamento é realizado através da técnica de bootstrap. Portanto é necessário somente enviar o sinal lógico do interruptor superior. Além disso, o CI IR21844 permite, através da inserção de resistores, inserir um tempo morto. Para garantir a isolação entre os sinais de comando, que são oriundos do lado primário, nos interruptores do lado secundário são utilizados os drivers SKHI 22A R da Semikron. Este dispositivo necessita receber os dois sinais lógicos de comando do mesmo braço, além de prover a possibilidade de o usuário fornecer o tempo morto entre os interruptores ou utilizar um já pré-estabelecido, cujo valor mínimo é 1µs. Por ser um tempo muito elevado para a frequência de comutação do conversor, optou-se por programar um próprio tempo morto através do bloco “tempo morto”. Como o circuito de controle fornece um nível de tensão de 3,3V e o valor lógico necessário na entrada do SKHI 22A R para que este possa acionar os interruptores do lado secundário é 5V, foi utilizado um circuito de buffer composto pelo CI UN2003A. Como este CI possui lógica

de saída invertida em relação à entrada, foi necessário utilizar as portas NOT na saída do “tempo morto”.

4.5 Considerações finais

Cálculos relacionados aos esforços e especificações dos componentes foram apresentados no presente capítulo, com o intuito de obter um exemplo de projeto para validar o modelo matemático proposto nesta tese. O desenvolvimento dessas expressões foi realizado a partir do modelo baseado em componentes fundamentais, o que é perfeitamente verossímil, como constatado através das curvas comparativas entre os modelos real e fundamental apresentados nas Figura 4.1 e Figura 4.2.

O projeto do controlador discreto, a partir da planta modelada com a teoria do

gyrator, também foi implementado, com todas as ponderações inerentes a sistemas

discretizados considerados na análise e justificando cada passo realizado no ajuste de seus parâmetros. Logo, obteve-se um controlador de alto ganho e ótimo tempo de resposta a partir da observação da frequência de cruzamento e margem de fase.

A notação numérica Q15, foi apresentada e aplicada ao sistema de controle projetado com o objetivo de atenuar erros que por ventura poderiam vir a surgir devido a utilização de um sistema em regime de ponto fixo e, consequentemente, alterar as características do compensador detalhadamente projetado.

Por fim, foi apresentado a características da programação do FPGA, através da análise do diagrama de blocos do sistema digital implementado, com destaque as quatro etapas essenciais do projeto, que são as relacionados à programação da conversão A/D, portadora triangular, compensador de tensão e PWM.