Resultados de Síntese para o Módulo de Upsampling

Nesta subseção, serão apresentados os resultados de síntese para FPGA e para

standard-cells obtidos para as arquiteturas implementadas para o módulo de Upsampling.

Na Tabela 6.5, são apresentados os resultados de síntese para FPGA das arquiteturas para filtragem de luminância, filtragem de crominância e para a arquitetura completa do

Upsampling. Novamente, o FPGA alvo foi o XC4VLX200 da Xilinx e a síntese foi

realizada utilizando a ferramenta ISE da Xilinx (XILINX, 2009).

Tabela 6.5: Resultados da síntese para FPGA do módulo de Upsampling

Luminância Crominância Upsampling_Completo

LUTs 1.092 699 1.801

Registradores 483 398 884

BRAMs 182 72 226

Frequência (MHz) 184,4 231,1 184,4

Quadros VGA por segundo 592 1.492 592

88

*estimativa Considerando a quantidade de ciclos necessária para que cada arquitetura consiga processar todas as amostras de um quadro VGA, que é de 311.040 ciclos para a arquitetura que realiza a filtragem de luminância e de 154.880 ciclos para a arquitetura que realiza a filtragem de crominância, e considerando que essas filtragens são feitas em paralelo, o gargalo da arquitetura é a filtragem de luminância e, por isso, a arquitetura completa do filtro de upsampling utiliza o mesmo número de ciclos calculado para a filtragem de luminância.

A Tabela 6.5 apresenta a taxa de processamento alcançada pela arquitetura do

upsampling, quando a resolução da camada de enriquecimento é VGA (640x480 pixels),

que é a resolução alvo adotada nessa dissertação. Além disso, na Tabela 6.5 também estão apresentadas as taxas de processamento estimadas para a resolução HDTV (1920x1080 pixels), considerando as mesmas frequências de operação alcançadas para a arquitetura que suporta resolução VGA e calculando o número de ciclos para processar um quadro HDTV. Cabe ressaltar que as estimativas consideram que a resolução em questão (HDTV) é a resolução da camada de enriquecimento e que a resolução da camada base respeita o caso diádico.

A partir dos resultados de síntese obtidos foi possível notar que a arquitetura completa do upsampling alcançou uma frequência de operação de 184,4 MHz. Com esta frequência, a arquitetura desenvolvida é capaz de atingir uma taxa de processamento de 592 quadros VGA por segundo. Estimando a taxa de processamento para a resolução HDTV, alcançou-se uma taxa de 88 quadros por segundo, de modo que para as duas resoluções avaliadas, seria possível atingir os requisitos para o processamento de vídeos em tempo real.

Somente um trabalho relacionado, desenvolvido em (WANG, 2008), foi encontrado na literatura. Entretanto, a arquitetura de (WANG, 2008) não está de acordo com o padrão H.264/SVC (ITU-T, 2007), pois foi desenvolvida com base em um draft do padrão (JVT, 2006), o qual ainda usava um filtro de 6 taps para realizar o upsampling dos componentes de luminância. Comparando o filtro usado em (WANG, 2008) com o filtro de 4 taps usado em nossa arquitetura, foi possível notar que, o filtro de (WANG, 2008) usou 6 deslocadores e 9 somadores, enquanto a arquitetura apresentada nesta dissertação usou 5 deslocadores e 7 somadores.

Além disso, no que diz respeito ao filtro de crominância, ambos os filtros, o desenvolvido em (WANG, 2008) e o apresentado nesta dissertação, são filtros bilineares. No entanto, não foi possível compará-los, pois o filtro proposto em (WANG, 2008), como se baseia em um antigo draft do padrão (JVT, 2006), utiliza uma média simples para a filtragem dos componentes de crominância, enquanto o filtro proposto nessa dissertação, em conformidade com o padrão SVC (ITU-T, 2007), utiliza pesos. Assim, considerando o conjunto de 16 filtros, cada filtro usa pesos diferentes e o filtro a ser usado em cada passo é escolhido de acordo com a proporção de upsampling e a posição da amostra a ser filtrada.

A Tabela 6.6 apresenta os resultados gerados pela síntese, para a tecnologia

standard-cells TSMC 0,18µm, das arquiteturas de filtragem de luminância e de

crominância e para a arquitetura do upsampling completo. Esta síntese foi realizada usando a ferramenta Leonardo Spectrum da Mentor Graphics (MENTOR, 2008). Neste caso, as arquiteturas foram sintetizadas sem as memórias, devido às limitações da ferramenta de síntese utilizada. No entanto, ao calcularmos a quantidade de memória

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necessária, em bytes, foi possível estimar que a arquitetura do upsampling completo utiliza cerca 787,5 KB de memória.

A partir dos resultados apresentados na Tabela 6.6, foi possível observar que a frequência máxima de operação das arquiteturas de luminância e de crominância foram de 226 MHz e 314,4 MHz, respectivamente. Conforme, mencionado anteriormente, como o gargalo da arquitetura do upsampling completo é a filtragem de luminância, tal arquitetura alcançou praticamente a mesma frequencia máxima que a arquitetura da filtragem de luminância.

Tabela 6.6: Resultados da síntese para standard-cells do módulo de Upsampling Luminância Crominância Upsampling _Completo

Número de Gates 6.567 2.293 12.787

Frequência (MHz) 226 314,4 228

Quadros VGA por segundo 726 2029 726

Quadros HDTV por segundo 108 302 *108

*estimativa

O número de gates utilizados para implementar a arquitetura do módulo de

upsampling completo foi de 12.787 gates, no entanto, não foi possível realizar

comparações com outros trabalhos, já que nenhum outro trabalho que implementasse um módulo de upsampling segundo o padrão H.264/SVC, foi encontrado na literatura.

Com relação, às taxas de processamento as três arquiteturas apresentadas na Tabela 6.6, atingiram os requisitos para processar vídeos em tempo real, considerando tanto a taxa de quadros VGA (640x480 pixels) por segundo, quanto as estimativas geradas para o processamento de quadros HDTV (1920x1080 pixels).

7 _{CONCLUSÕES E TRABALHOS FUTUROS}

Esta dissertação apresentou o desenvolvimento de arquiteturas de hardware para módulos que compõem a predição entre camadas do padrão H.264/SVC. Tal predição é aplicada para que dados já decodificados na camada base possam ser utilizados na decodificação das camadas de enriquecimento.

Foram desenvolvidas três arquiteturas focadas no padrão H.264/SVC, uma para predição de movimento entre camadas e duas para a predição intra entre camadas. A arquitetura desenvolvida para a predição de movimento entre camadas foi do compensador de movimento escalável. Por outro lado, as arquiteturas desenvolvidas para a predição intra entre camadas foram do filtro redutor de efeito de blocos e do

upsampling. Todas as arquiteturas desenvolvidas foram descritas em VHDL e foram

sintetizadas para um FPGA da família Virtex 4 da Xilinx e, para standard-cells, utilizando a tecnologia TSMC 0.18µm.

Para todos os casos, os resultados de síntese mostraram que as arquiteturas desenvolvidas estão aptas a processar, com folgas, vídeos VGA (640x480 pixels) e QVGA (320x240 pixels) em tempo real, superando, em muito, a taxa mínima de 30 quadros por segundo. Além disso, estimativas demonstraram que estas arquiteturas, quando usadas para vídeos de alta resolução como HDTV (1920x1080 pixels), também seriam capazes de atingir tempo real.

Os resultados da síntese para FPGA da arquitetura de hardware desenvolvida para o compensador de movimento escalável mostraram que a arquitetura alcançou os requisitos de desempenho esperados, sendo capaz de processar 683 quadros VGA bi- preditivos por segundo e 1.184 quadros do tipo P por segundo, trabalhando a uma frequência de relógio de 278,6 MHz. Considerando a mesma frequência e os requisitos necessários para o processamento de quadros HDTV, essa arquitetura seria capaz de processar, no pior caso, 100,4 quadros HDTV por segundo. Além disso, comparando-se os resultados obtidos com os resultados do compensador de movimento não escalável, desenvolvido em (AZEVEDO, 2006), foi possível verificar que o MC escalável utilizou cerca de duas vezes mais recursos de hardware do que os que foram utilizados na arquitetura do MC não escalável, atingindo uma frequência de máxima de operação bastante semelhante, mas com a grande vantagem de ser capaz de decodificar múltiplas resoluções a partir de um único bitstream.

Os resultados da síntese para standard-cells da arquitetura do MC escalável, também foram satisfatórios, pois a arquitetura atingiu, novamente, o desempenho necessário para o processamento de vídeos em tempo real, sendo capaz de processar, no pior caso, 300 quadros VGA (640x480 pixels) bi-preditivos por segundo e, 520 quadros VGA do tipo P (não bi-preditivos) por segundo. E, considerando as estimativas realizadas para quadros HDTV (1920x1080 pixels), a arquitetura desenvolvida seria capaz de processar,

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no pior caso, uma taxa de 44 quadros HDTV bi-preditivos por segundo e 76 quadros HDTV do tipo P por segundo.

A síntese para FPGA da arquitetura desenvolvida para o filtro redutor de efeito de bloco alcançou uma frequência máxima de operação de 331,6 MHz, atingindo uma taxa de processamento de 20.855 quadros QVGA (320x240 pixels). E, considerando as estimativas realizadas para quadros HDTV (1920 x 1080 pixels), a arquitetura do filtro seria capaz de processar 766 quadros HDTV por segundo. Essas taxas de processamento são cerca de dez vezes mais elevadas do que as taxas alcançadas pelos trabalhos relacionados publicados na literatura, conforme apresentado no capítulo seis.

Quando sintetizada para standard-cells, a arquitetura desenvolvida para o filtro, atingiu uma frequência máxima de 165,8 MHz, alcançando uma taxa de processamento de 10.427 quadros QVGA por segundo e, de 383 quadros HDTV por segundo, satisfazendo, e excedendo em muito, a taxa mínima de 30 quadros por segundo para processar vídeos em tempo real. Com relação às comparações com trabalhos relacionados, novamente a arquitetura desenvolvida nesse trabalho apresentou o melhor desempenho, atingindo taxas de processamento até dez vezes maiores que as taxas atingidas pelas demais arquiteturas. Esses resultados de desempenho permitiriam o uso destas arquiteturas em aplicações de baixo consumo, já que atenderiam os requisitos de tempo real utilizando uma frequência de operação bastante baixa.

Os resultados da síntese para FPGA da arquitetura do módulo de upsampling mostraram que, tal arquitetura alcançou uma frequência de operação máxima de 184,4 MHz e, a partir dessa frequência, foi possível atingir uma taxa de processamento de 592 quadros VGA por segundo. Além disso, as estimativas realizadas para a resolução HDTV (1920x1080 pixels), sempre considerando o uso de duas camadas espaciais e o caso diádico, mostraram que a arquitetura do módulo de upsampling utilizando uma camada de enriquecimento de resolução HDTV, seria capaz de processar 88 quadros HDTV por segundo, ultrapassando, em ambas as resoluções avaliadas, a taxa necessária para o processamento de vídeos em tempo real.

Na síntese para standard-cells da arquitetura do módulo de upsampling, os resultados mostraram que mais uma vez essa arquitetura atingiu os requisitos de desempenho necessários para processar vídeos em tempo real, atingindo taxas de processamento de 726 quadros VGA por segundo e, estimando alcançar uma taxa de 108 quadros HDTV por segundo.

A partir dos resultados de frequência e de taxas de processamento obtidos a com a síntese das arquiteturas desenvolvidas nesse trabalho, é possível adaptar estas soluções para diferentes tipos de aplicações alvo. Por exemplo, é possível reduzir de forma expressiva a máxima freqüência de operação para gerar uma solução de baixo consumo de energia que pode ser inserida em um dispositivo móvel com um display de baixa resolução ou, por outro lado, é possível manter uma freqüência mais elevada para tratar vídeos recebidos por uma televisão de elevada resolução, onde o consumo de energia não é tão crítico.

Como trabalhos futuros, estão previstos a prototipação das arquiteturas de compensação de movimento e upsampling apresentadas nesta dissertação e, posteriormente, após concluir a validação do filtro redutor de efeito de bloco, a prototipação do mesmo. Também pretende-se integrar a arquitetura completa do filtro redutor de efeito de bloco com o upsampling gerando, dessa forma, o módulo completo de predição intra entre camadas.

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