5.1.1 UART Canal TX
A descrição do canal TX da UART em Verilog se mostrou eficaz quando submetido as entradas simuladas e testadas via hardware através dos switches da placa DE1-SoC.
Como pode ser visto no código descrito no Anexo C, a UART depende doclockdo sistema para que a frequência de comunicação entre a placa e o módulo HC-05 possa ocorrer sem nenhuma perda de informação. Para tanto foi simulado um sistema comclock de 50 MHz e obtido sua resposta afim de validar o canal TX da UART para implementação em hardware. A simulação feita no software ModelSim pode ser vista na Figura 24a seguir:
Figura 24: Simulação do canal TX da UART
Para analisar a simulação é preciso prestar atenção à entrada UART TX, aos sinais internos INDEX e S DATA e à saída IO TX. A entrada UART TX corresponde ao valor que se deseja enviar através da UART, ou seja, seria o valor da FHR que deve ser enviada para o aplicativo. O sinal interno INDEX é o responsável por informar qual o bit está sendo transferido e o sinal interno S DATA é um vetor contendo o valor da FHR acrescida dos bits de parada e início, sendo o de parada o último bit e o de início o primeiro bit. A saída IO TX é o bit a ser transferido.
Analisando a simulação realizada e tendo como entrada inicial um valor de FHR igual a 142 ou ‘10001110’, em binário, é possível ver que conforme o INDEX vai avançando em seu valor, a saída IO TX vai alterando sua forma e enviando os bits correspondentes até que se chegue ao décimo bit para então recomeçar a transferência. Por exemplo, quando o INDEX está com seus valores em 2,3 ,4 e 5, a saída IO TX transfere 0,1,1,1, respectivamente, que corresponde a posição dos bits de S DATA de número 1,2,3 e 4 que
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é o esperado, uma vez que o delay no recebimento se deve a divisão de frequência que ocorre para se obter a frequência de transmissão de 9600 bps.
O canal TX da UART descrita mostra-se eficaz e realiza as funções que se espera-vam, para tanto foi utilizada para ser implementada na placa DE1-SoC e gerar osbits a serem transmitidos para o aplicativo Android.
5.1.2 Comunicação UART - Aplicativo Android
Para a comunicação entre o canal TX da UART, descrita na seção anterior, e o aplicativo Android, testes foram realizados com o intuito de validar a implementação da UART e o desenvolvimento do aplicativo.
O aplicativo desenvolvido se baseia na comunicaçãoBluetooth, na qual as informa-ções transmitidas pela placa DE1-SoC são recebidas pelo aplicativo e então mostradas na tela. Um alarme aparece em forma de notificação toda vez em que um valor da FHR está fora do estipulado, isto é, toda vez em que um valor da FHR for abaixo do esperado ou acima do esperado para uma faixa de frequência adequada, uma notificação aparece na tela com o intuito de informar o usuário. Os testes efetuados podem ser vistos nas figuras abaixo.
Figura 25: Teste UART - Aplicativo: 153 bpm
Observando as figuras temos que os valores a serem transmitidos pela placa DE1-SoC são mostrados nos LEDs vermelhos e de acordo com o envio desses valores o aplicativo mostra na tela as informações obtidas. A Figura25mostra um valor da FHR de 153 bpm, o que pelas condições impostas no aplicativo é um valor normal, já as Figuras26e27uma notificação é apresentada ao usuário informando que o valor da FHR está abaixo ou acima
5.1. Resultados 53
Figura 26: Teste UART - Aplicativo: 117 bpm
do esperado, respectivamente. O aplicativo se comporta como o esperado e apresenta as informações de acordo com o transmitido, validando assim o seu desenvolvimento e validando também a implementação de hardware da UART.
Para mais informações sobre o comportamento do aplicativo checar o Anexo D.
5.1.3 MIPSfpga – Aplicativo Android
O MIPSfpga como visto na seção 3 é um processador embarcado que por ser codificado em Verilog é considerado como um soft core. Portanto, módulos descritos em Verilog podem ser instanciados pelo processador e dessa forma realizar o que for descrito por estes módulos através da leitura de memória do processador. O módulo do canal TX da UART foi instanciado no MIPSfpga para que o resultado do processamento da FHR fosse enviado para o aplicativo Android e assim apresentar o valor do mesmo.
Uma simulação para o módulo instanciado da UART no processador MIPSfpga foi realizado no software ModelSim e mostra como se comporta o processador. A Figura 28 mostra a simulação.
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Figura 27: Teste UART - Aplicativo: 213 bpm
Figura 28: MIPSfpga
Para a simulação da Figura 28 foi estabelecido um clock de aproximadamente 47 MHz (período utilizado foi de 21 ns) devido aoclock do sistema fornecido pelo MIPSfpga ser dessa magnitude. De acordo com a descrição do processador e com o manual fornecido pela Imagination, a entrada HADDR recebe o endereço do periférico se HSEL e HWRITE estão em nível lógico alto, portanto os mesmos foram configurados em nível lógico alto e foi estabelecido o endereço do periférico requerido. A entrada HWDATA foi configurada
5.1. Resultados 55
como sendo de 142 para simular uma FHR com este valor. Como todas as entradas foram configuradas como o desejado deve-se prestar atenção agora à entrada UART TX e à saída IO TX. Na simulação temos que a entrada UART TX tem seu valor em binário como ‘10001110’ que corresponde a 142 em decimal e, portanto, a saída IO-TX deve apresentar em sua saída os bits correspondentes a essa entrada em um período total de 1041667 ns, e, observando a simulação foi o que ocorreu, vendo a distância entre os dois cursores em amarelo, tendo um período total um pouco menor do que o esperado, mas isso se deve a ter utilizado umclock com 21 ns de período. Analisando a simulação ainda, percebe-se que a transmissão da FHR pela saída IO TX corresponde com o esperado, tendo todos os sues bits transmitidos corretamente.
A Figura 29mostra a FHR na FPGA e no aplicativo.
Figura 29: MIPSfpga e Aplicativo Android
O sistema apresentou um bom funcionamento tanto no MIPSfpga quanto no aplica-tivo, onde é possível ver o resultado do processamento da FHR nosdisplaysde 7 segmentos e LEDs, como também no aplicativo.
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