SRAMS TIPO DDR E QDR

As memórias convencionais até então eram assíncronas, diferente conceitualmente das memórias SRAM modernas que são síncronas, portanto todas as entradas e saídas são registradas e todas as operações são controladas diretamente pelo relógio (clock) do sistema. A operação da memória DDR (taxa de dados dupla), que consiste em processar os dados (isto é, ler ou escrever) em ambas as transições do clock. PRINCÍPIO DE OPERAÇÃO DAS MEMÓRIAS SRAMs TIPOS DDR E QDR

As memórias DDR (taxa de dados dupla) e QDR (taxa de dados quádrupla) ambas podem funcionar no modo DDR, com a individualização dos barramentos de dados, sendo um barramento para a entrada de dados (escrita dos dados) e o outro barramento para a saída dos dados (leitura dos dados). O funcionamento do barramento individualizado se baseia na introdução de células com duas portas como visto na célula 6T. As figuras a seguir mostram a célula 6T numa operação individual de escrita e individual de leitura. As duas operações podem ser reunidas em dois barramentos separados criando a célula de duas portas.

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a) Operação de escrita. b) Operação de leitura.

c) Célula completa de porta dupla.

A QDRT é uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite dois portos rodar independentemente em dupla taxa de dados, a qual resulta em quatro itens por ciclo de clock ou quádrupla taxa de dados. A QDR SRAMs é o alvo da próxima geração de chaves e roteadores que operam nas taxas de dados acima de 200MHz. As novas SRAMs são idealmente aceitas para aplicações largura de faixa alta onde elas servem como a memória principal para tabelas de consultas e outros. A seguir é apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois barramentos de dados (data_in e data_out), mais o barramento de endereço, todos com registradores. O diagrama também mostra dois clocks, denominados K (para a escrita) e C (para a leitura). Os sinais R’ e W’ são respectivamente sinais de controle de leitura e escrita e a capacidade de memória é de 72Mbits, distribuídos em 2M linhas, cada uma com uma palavra de 36bits. O funcionamento das SRAMs QDR é baseado em rajadas síncronas de dados em pipeline (synchronous pipelined bursts).

bit write M3 M2 M4 M1 Vdd read bit'

Pág. 197 CARACTERÍSTICAS

• 72Mbits;

• Organização dos bits em linhas e colunas; • Freqüência máxima de operação 400MHz;

• Taxa de dados 800Mbps de entrada + 800Mbps de saída por linha; • Comprimento do bloco (rajada) de dados: 1,2,4 ou 8bits;

• Tensão de alimentação de 1,8V; • Tipo de I/O: HSTL-18.

As memórias SRAM são síncronas e podem operar no modo rajada (burst), versão pipeline e no modo (flow-through) (fluxo através). A diferença é que pode realizar a transição imediatamente entre um ciclo de leitura e um ciclo de escrita, sem a necessidade de pausas (latência ou turnaround).

Os portos duplos flow-through permitem o acesso aos dados sem latência. Em outras palavras, o dado de uma leitura é retornado no mesmo ciclo de clock. This is advantageous in applications where access time to a single piece of data is critical. A leitura na memória e o retornar o valor no mesmo ciclo resulta numa diminuição na freqüência de operação e, contudo, uma diminuição na largura de faixa. O pipeline porto duplo aumenta a largura de faixa do dispositivo pelo particionamento da operação de leitura em dois passos. O arranjo de memória é acessado durante o primeiro ciclo de relógio. O dado lido é registrado e enviado à saída no segundo ciclo. Como resultado, os dispositivos pipeline têm um ciclo de latência para ler o dado. Entretanto, particionando o acesso em dois passos o ciclo de relógio pode ser mais curto e por isso a largura de faixa do dispositivo é incrementada. Não existe diferenças na operação de escrita entre os dispositivos flow-through e pipeline. Nos dispositivos futuros, os estágios adicionais pipelines podem ser adicionados. Neste caso, a latência para a leitura aumentará para mais de três ciclos, mas a vantagem do aumento da largura de faixa da memória. Todos os demais tipos de SRAM síncrona têm a limitação de não poderem passar imediatamente de uma leitura para escrita, ou vice-versa. A razão disso é que o sistema de endereçamento interno da memória tem diferenças, nas leituras e nas escritas. É necessário um tempo para a memória desativar internamente o endereçamento da leitura e ativar o endereçamento da escrita, e vice-versa. As memórias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus Latency) ou Network SRAM, onde o nome varia conforme o fabricante têm seus circuitos internos de endereçamento organizado de forma que o mesmo endereçamento usado para a leitura é usado também para a escrita, portanto não tem necessidade esperar pela desabilitação de um circuito e a habilitação de outro quando são feitas inversões entre operações de leitura e escrita.

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MEMÓRIA PORTO DUPLO SRAM

Este é um tipo especial de memória que pode ser acessada simultaneamente por dois barramentos independentes. Na estrutura destas memórias, existem dois conjuntos de sinais independentes, com barramentos de dados, endereços e controle. Até os circuitos internos são simétricos e independentes. Ambos acessam uma única matriz de células de memória. Existem muitos casos em que são usadas memórias comuns e existe mais de um circuito que faz acessos. Apenas quando ocorre colisão, um circuito terá que esperar pelo acesso. Existem inúmeras aplicações para as memórias porto duplo. Um exemplo é a cache externa em placas com múltiplos processadores (fala-se aqui de máquinas mãos sofisticadas). Placas de vídeo de alto desempenho também podem fazer uso deste tipo de memória. Ao mesmo tempo em que a memória de vídeo está sendo lida e transferida para o monitor, o chip gráfico pode fazer seus acessos a esta mesma memória. Placas digitalizadoras de vídeo de alto desempenho também podem usar o mesmo recurso.

Tempo de Acesso

O tempo de acesso da memória é da ordem de 70ns. Não é usada a terminologia para o “tempo de acesso” no caso das memórias síncronas que ao invés é especificado o clock (ou o período de duração do ciclo) e a latência. Nos chips os sufixos indicam o clock ou o período dele dependendo do fabricante.

Uma leitura pode consumir dois ou três ciclos de 10ns para dispor dos dados no barramento de dados (latência), num total de 20 ou 30ns. A partir da leitura do primeiro dado, os três dados seguintes serão entregues a cada 10ns, desde que a memória esteja operando em modo rajada (burst).

Estados de Espera

O estado de espera é um recurso usado nos microprocessadores para compatibilizar a velocidade da CPU (mais rápida) com dispositivos mais lentos. Um sinal de pronto para a CPU libera a leitura, pois enquanto o sinal não chega o processador fica no estado de espera. Após o recebimento do sinal a CPU é liberada para ler ou escrever. Um acesso à memória, o processador espera normalmente dois ciclos. O ciclo tem duração de acordo com o clock externo do processador. Por exemplo, com clock externo de 100 MHz, a duração do ciclo é de 10 ns. Existe uma operação normal de leitura, com duração de dois ciclos e durante o primeiro ciclo o processador deve entregar o endereço ao barramento, juntamente com outros sinais de controle. No final do ciclo seguinte, o processador testa o sinal da sua entrada de controle “pronto”. Se