Inicialmente, implementar uma biblioteca de células com particionamento a nível de transistores totalmente customizada em um PDK industrial como, por exemplo, o de 28nm FDSOI. Deve-se realizar a modificação de arquivos do PDK, permitindo a criação de novas camadas no Virtuoso R obedecendo as regras de projeto, a implementação dos
valores parasitas das novas camadas e a adição das novas regras de projeto no programa de verificação e extração de leiaute. Depois, simular circuitos de teste e comparar os resul- tados obtidos em performance e potência com os da biblioteca Mono3D e com circuitos 2D criados no mesmo PDK de 28nm de forma customizada.
Pode-se apresentar, ainda dentro das células a serem realizadas no PDK de 28nm, a realização de células 2D e dividi-las em camadas de circuitos monolíticos 3D, compa- rando a performance entre o particionamento a nível de transistor e de portas lógicas.
Finalmente, na área de EDA existem diversos desafios que podem ser abordados. Como grande parte das ferramentas são adaptadas das 2D e, geralmente, as células não são feitas de forma customizada, a geração automática de células monolíticas 3D utilizando o método de otimização presente no trabalho é uma possibilidade. Tal trabalho deve imple- mentar o posicionamento de transistores em diferentes camadas e seu dimensionamento e o roteamento dos mesmos levando em conta as vias verticais. Também, pode-se analisar o roteamento de circuitos de alimentação das camadas do circuito monolítico 3D para uma biblioteca de células.
A geração de células complexas monolíticas 3D também é um tema interessante, pois pode ser comparada não só com células 2D, como também como células monolíticas 3D particionadas a nível de transistor ou de porta lógica.
O maior obstáculo dos problemas relacionados a EDA são a falta de dados abertos sobre características intrínsecas a fabricação dos circuitos monolíticos 3D. Assim, pro- blemas como dissipação térmica, eletromigração, entre outros, só podem ser levados em conta por fabricantes e não são disponíveis para o público geral, dificultando a altera- ção de parâmetros dos transistores relativos a fabricação. Apesar destes desafios, pode-se analisar efeitos de variabilidade e radiação em circuitos monolíticos 3D, gerando a possi- bilidade de novos tipos de leiaute para mitigar estes efeitos.
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APÊNDICE A — INSTALAÇÃO DA BIBLIOTECA MONO3D
Este apêndice foi elaborado como um tutorial para instalação da biblioteca Mono3D no Virtuoso R, já que não há suporte para circuitos monolíticos 3D nativo.
Após obter a biblioteca no site do laboratório NanoCAS (NANOCAS, 2020) e executar o Virtuoso R
, deve-se configurar os arquivos de tecnologia (.tf), de regras de ca- madas de desenho do leiaute (.drf), e os arquivos de regras de projeto para simulação e extração do leiaute (.rul). O fluxograma da Figura A.1 detalha uma ordem para configu- ração do Virtuoso R
para uso com a Mono3D.
Figura A.1: Fluxograma para configuração da Mono3D
Download e Execução do Virtuoso R Techfile Regras de Desenho Reconfigurar .drf Leiaute Visível? DRC, LVS e PEX Correção do leiaute Não Sim Fonte: O Autor
Para iniciar a configuração do Virtuoso R, abrir a janela exposta na Figura A.2c
seguindo os passos (a) e (b). Deve-se encontrar o arquivo com extensão .tf na pasta da Mono3D. Uma biblioteca será criada automaticamente para referenciar este arquivo da tecnologia.
Após a configuração do .tf, cria-se uma nova biblioteca no Virtuoso R
que servirá como referência para as células da Mono3D. Ajusta-se o caminho desta biblioteca recém criada em Edit/Library Path no gerenciador de bibliotecas do Virtuoso R apontando o
Figura A.2: Tipos de particionamento de circuitos monolíticos 3D
(a) Janela Inicial (b) Janela de gerenciamento de tecnologia
(c) Seleção do arquivo
Fonte: O Autor
De volta a janela de gerenciamento de tecnologia (A.2b) selecionar a opção Attach. A vinculação do arquivo de tecnologia com a biblioteca de células é feita selecionando a biblioteca criada para armazenar as células com a criada como referência para o arquivo .tf.
Usando a Figura A.2a como referência, selecionar Display Resource Manager e, na nova janela, Merge. Nesta janela, devem ser adicionados os arquivos de desenho das camadas do leiaute. Como houveram mudanças no arquivo do PDK, deve-se integrar o arquivo do FreePDK45 com o arquivo da biblioteca Mono3D.
Estes passos configuram a biblioteca para uso do esquemático ao leiaute. Todas camadas devem ser visíveis no ambiente de leiaute do Virtuoso R, incluindo as customi-
zadas da Mono3D. Como o FreePDK45 utiliza o Mentor Calibre para análise do circuito e extração de parasitas, este deve ser configurado para ser utilizado.
Como a biblioteca Mono3D possui suas próprias características, novas regras de DRC, LVS e PEX foram criadas para o pós-leiaute. Assim, a configuração dos três ele- mentos deve ser realizada. Os três devem ter seu caminho de arquivo apontados para a pasta que contém os arquivos de regras (.rul) da biblioteca Mono3D. Também, deve-se modificar a linha que contém o caminho dos arquivos dentro dos arquivos de regras uti- lizando um editor de texto e apontando estes arquivos para os devidos locais. No LVS, a opção Export from schematic viewer deve ser marcada pelo usuário.
No leiaute de cada célula, quando há execução de DRC, ocorre falha e o erro de que não existe um um componente interno da biblioteca que interliga as camadas do circuito no leiaute. Este componente com problema não foi encontrada dentro dos arquivos da Mono3D. A falta deste componente impossibilita o funcionamento das células e cabe ao usuário da biblioteca Mono3D corrigir esta falha. Este erro está ligado aos MIVs e seus níveis de metal intermediário. O usuário deve, então, substituir os elementos falhos do leiaute de acordo com o circuito.
Para substituir as camadas com erros de um leiaute, inicialmente detecta-se qual o tipo de camada a ser trocada na célula que está sendo analisada. Os nomes dos elementos que estão sem referência e apresentam erro de verificação no leiaute são listados nos items a e b.
(a) poly_btm_M5_btm (b) M1_btm_M5_btm
Estes erros fazem referência à interligação entre as camadas inferior e superior do circuito monolítico 3D da biblioteca de células Mono3D. O método de correção dos erros de verificação causados por estes elementos substitui o erro a por uma pilha de vias e metal iniciando na camada poly_btm e terminando na camada M 5_btm, interligando a porta do transistor da camada inferior com o metal5 da camada inferior. Já o erro b deve ser substituído por uma pilha de vias e metal iniciando na camada M 1_btm e terminando na camada M 5_btm, interligando os níveis de metal1 e metal5 da camada inferior.
Em ambos os casos deve-se ainda acrescentar um MIV em conjunto com a pilha de vias e metais para cada elemento trocado, caso não exista um MIV previamente no local do erro no leiaute.
Os elementos parasitas da biblioteca Mono3D foram adaptados do FreePDK45 original. Após o incremento de todos os arquivos com as informações sobre as novas camadas do circuito monolítico 3D, o PDK está adaptado a criação de células monolíticas.
Tal configuração permite a criação de células customizadas pelo projetista. A adaptação de células 2D para 3D deve ser feita manualmente, caso necessário. A biblioteca de células Mono3D cobre apenas o particionamento a nível de transistor.
APÊNDICE B — PUBLICAÇÕES
Ás publicações apresentadas em ordem cronológica neste apêndice ocorreram du- rante o período decorrido no mestrado.
J. C. Zanelli, R. Reis. “Automatic Cell Generation by Transistor P&R”, 2018 IEEE 55th Design Automation Conferece (DAC), San Francisco, California, 2018. Pôster, como parte do programa Richard Newton.
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J. C. Zanelli, C. Metzler and R. Reis, “Power-Delay Optimized Logic Cell Li- brary for Monolithic 3D-Integrated Circuits”, 2020 XXXV Simpósio Sul de Microeletrônica (SIM 2020), Evento Online, Abril 2020.