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Universidade Federal do ABC
Prof. Rodrigo Reina Muñoz
Aula 20: Dispositivos de Memória - RAM
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RAM Semicondutora
Memória de acesso direto, ou seja, qualquer endereço possui a mesma facilidade de acesso.
Esta é uma memória MWR, diferentemente da ROM.
Utilizada pelo computador para armazenamento temporário de programas e dados.
Ciclos rápidos de escrita e leitura, para não tornar lenta a operação do computador.
Tem a desvantagem de ser volátil e perder a informação quando não há alimentação elétrica.
Tem a vantagem de escrever e ler rapidamente e com a mesma facilidade.
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Arquitetura da RAM
A RAM pode ser vista como um conjunto de registradores, cada um armazenando uma única palavra e com um endereço único.
Exemplo: Arquitetura simplificada de uma RAM 64 x 4
Leitura Selecionar endereço R/W’ = 1 CS’ = 0 Escrita Selecionar endereço R/W’ = 0 CS’ = 0
• Os buffers são habilitados conforme a operação efetuada.
• Com CS’ = 1 todas as entradas e saídas estão desabilitadas.
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Arquitetura da RAM (cont.)
• Pinos de entrada e saída podem ser combinados (pinos de I/O) e controlados pela entrada R/W’.
Exemplo:
- RAM NMOS 4K x 1 com entrada e saída de dados separadas. - RAM CMOS 32K x 8 com pinos de I/O comuns.
• Memórias com pinos de entrada e saída separados são conectadas no mesmo barramento, quando este é bidirecional.
• RAM de porto duplo é utilizada em aplicações em que a velocidade é muito importante e a origem e o destino dos dados são diferentes.
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SRAM - RAM Estática
Pode armazenar dados enquanto a alimentação é mantida no CI. A célula básica é um FF.
Disponíveis nas tecnologias bipolar (mais rápida) e MOS (menor consumo)
A célula bipolar requer mais área no CI (o transistor bipolar é mais complexo)
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SRAM - RAM Estática (cont.)
Temporização de uma RAM estática – Ciclo de Leitura
• Antes de t0, o endereço é proveniente da operação anterior. • Em t0 a CPU aplica um novo endereço para leitura na RAM.
• Em t1 a RAM responde colocando os dados na via. • CS’ = 0 quando o endereço está estável.
Dado no barramento para captura da CPU.
Tempo total de leitura.
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SRAM - RAM Estática (cont.)
Temporização de uma RAM estática – Ciclo de Escrita
• Em t0 a CPU aplica um novo endereço para escrita na RAM.
• A CPU aciona R/W’ e CS’ após tAS (tempo de setup de endereço).
Intervalo de
tempo de escrita
• Durante tw, em t1 a CPU fornece dados válidos para escrita na RAM.
Tempo de hold dos dados Tempo de setup dos dados Tempo total de escrita.
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SRAM - RAM Estática (cont.)
Temporização de uma RAM estática
Essencialmente, o tempo do ciclo de leitura (TRC) e o tempo do ciclo de escrita (TWC) determinam a velocidade que CI pode operar.
Dispositivo TRC (min) (ns) TWC (min) (ns)
CMOS MCM6206C, 32k x 8 15 15 NMOS 2147H, 4K x 1 35 35 BiCMOS MCM6708A, 64k x 4 8 8
Exemplo: RAM CMOS MCM6264C 8k x 8 TRC e TWC = 12 ns e consumo, em modo standby, de 100mW.
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SRAM - RAM Estática (cont.)
Os padrões industriais criados pelo JEDEC (Joint Electronic Device Engineering Council) fizeram com que os dispositivos de memória sejam bastante intercambiáveis.
Um CI 27256 pode substituir um CI 2764, para aumentar a capacidade de memória ROM, simplesmente adicionando-se duas linhas de endereço.
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DRAM - RAM Dinâmica
Fabricadas com tecnologia MOS, destacam-se pela sua alta capacidade, baixo consumo e velocidade moderada de operação.
Armazenam 1s e 0s como carga em pequenos capacitores MOS (normalmente de poucos picofarads).
Devido a tendência de fuga das cargas armazenadas (perda de informação) a DRAM requer ciclos de refresh (2, 4 ou 8 ms).
Os dispositivos mais modernos possuem circuitos de refresh incorporado, porém é mais difícil projetar um sistema com DRAM.
A célula da DRAM é mais simples do que a célula da SRAM, o que implica em menor espaço por célula maior densidade.
Comparação: SRAM x DRAM (alta velocidade e pequenas quantidades x alta capacidade e baixo consumo).
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Estrutura e Operação da RAM Dinâmica
• Matriz de células de 1 bit: 128 x 128 = 16384 células = 214
• A0 a A6 - seleção da coluna e A7 a A13 - seleção da linha.
CI DRAM de 16k x 1
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Estrutura e Operação da RAM Dinâmica (cont.)
Representação simbólica de uma célula de memória dinâmica
As chaves Sw1 a Sw4 são MOSFET controlados pelo decodificador de endereço e pelo sinal R/W’.
O capacitor é a célula de armazenamento
Escrita: Fecha SW1 e SW2 e abre SW3 e SW4 carrega dado de entrada e abre as chaves para reter os dados.
Leitura: Fecha SW2, SW3 e SW4 e abre SW1 compara dado (V) com Vref e produz uma tensão bem definida na saída.
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Estrutura e Operação da RAM Dinâmica (cont.)
Multiplexação de endereço: Visa reduzir o número de pinos em
DRAM de alta capacidade.
RAS’ = row address strobe
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Ciclos de Leitura e Escrita da RAM Dinâmica
Significativamente mais complexo do que para uma SRAM.
Ciclo de leitura de uma DRAM
t0: MUX em “0” aplica os bits de
endereço de linha A8 a A15 nas entradas de endereço da DRAM
t3: A entrada CAS’ carrega o endereço de coluna na RAM
t2: MUX em “1” aplica os bits de
endereço de coluna A0 a A7 nas entradas de endereço da DRAM
t1: A entrada RAS’ carrega o
endereço de linha na DRAM
t4: A DRAM responde com dados válidos na linha de dados
t5: Os sinais MUX, RAS’, CAS’ e de Saída voltam aos estados iniciais
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Ciclos de Leitura e Escrita da RAM Dinâmica (cont.)
Ciclo de escrita de uma DRAM
t0: MUX em “0” aplica os bits de
endereço de linha A8 a A15 nas entradas de endereço da DRAM
t1: A entrada RAS’ carrega o
endereço de linha na DRAM
t2: MUX em “1” aplica os bits de
endereço de coluna A0 a A7 nas entradas de endereço da DRAM
t3: A entrada CAS’ carrega o
endereço de coluna na RAM
t4: coloca dado para escrita
na linha de dados
t5: R/W’ é pulsado para escrever o dado na DRAM
t6: Os dados de entrada são removidos da linha de dados t7: Os sinais retornam aos seus estados iniciais
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Refresh da RAM Dinâmica
Sempre que uma operação de leitura for realizada em uma célula, todas as células daquela linha são reavivadas (operação de refresh).
É necessário fazer uma operação de leitura em cada linha da matriz da DRAM a cada 4 ms.
Um contador de refresh pode ser utilizado para fornecer os bits do endereço da linha para as entradas de endereço da DRAM.
Exemplo: DRAM 4M x 1
• Um contador de refresh fornece os endereços sequenciais da linha 0 até a linha 1023. O sinal RAS’ carrega o endereço da linha na DRAM para reavivar todas as células daquela linha (método por rajada).
Para a TMS44100, refresh em rajada pode completar em 113 µS e é repetido a cada 16 mS.
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Expansão do Tamanho da Palavra e da Capacidade
Expansão do tamanho da palavra: Nem sempre o tamanho da palavra
do CI disponível é adequado para a aplicação desejada.
Uma memória RAM de 16 x 8 pode ser conseguida através de duas memórias RAM de 16 x 4 (com linha de I/O comuns).
Observações: RAM0: dados de
mais alta ordem
RAM1: dados de
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Expansão do Tamanho da Palavra e da Capacidade (cont.)
Exemplo: O CI 2125A é uma SRAM de 1K x 1 e entrada e saída de
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Expansão do Tamanho da Palavra e da Capacidade (cont.)
Expansão da capacidade: Nem sempre a capacidade do CI disponível
é adequado para a aplicação desejada.
Uma memória RAM de 32 x 4 pode ser conseguida através de duas memórias RAM de 16 x 4 (com linha de I/O comuns).
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Expansão do Tamanho da Palavra e da Capacidade (cont.)
Exemplo: Combine duas PROM de 2K x 8 para produzir uma
capacidade total de 8K x 8. Quantos CI são necessários? Quantas linhas no barramento de endereço são necessárias?
• São necessários 4 CI de PROM. • São necessárias 13 (0-12) linhas de endereço, pois 213 = 8192 = 8K.
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Funções Especiais de Memória
RAM e ROM são usadas como a memória interna de alta velocidade dos computadores que se comunicam diretamente com a CPU.
Armazenamento de dados com o sistema desligado
1- Dados armazenados em RAM alimentada por bateria; 2- Armazenamento em memória flash não volátil;
3- Transferência de dados da RAM para a RAM com bateria ou uma memória flash não volátil.
Memória cache
1- Não é econômico usar dispositivos de alta velocidade para toda memória interna;
2- Cache – bloco que se comunica em alta velocidade com a CPU (8 – 64Kbytes nos PCs modernos);
3- Quando a CPU não encontra na cache, ela procura na DRAM (mais lenta).
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Funções Especiais de Memória (cont.)
Memória first-in, first-out (FIFO) – buffers lineares
1- Sistema de memória em que o primeiro a entrar é o primeiro a sair – leitura na ordem da escrita;
2- Útil como um buffer de transferência de dados entre sistemas que transferem dados a taxas diferentes.
• Exemplo: computador para impressora.
• Um buffer linear completo não permite entrada adicional e, portanto, não perde informação. • Um buffer circular escreve a entrada atual sobre a mais
