NEA36-NE8440-EL9440-EL0440. Microeletrônica

NEA36-NE8440-EL9440-EL0440

Microeletrônica

1. Introdução à microeletrônica; Metodologias de projeto; Níveis de projeto.

2. Dispositivos em circuitos integrados - Parte 1. 3. Dispositivos em circuitos integrados - Parte 2.

4. Transistores MOS e portas lógicas básicas CMOS - Comportamento como chave. Circuitos lógicos CMOS complexos.

5. Comportamento elétrico de transistores e inversor CMOS. 6. Projeto estático de portas lógicas básicas e complexas. 7. Comportamento dinâmico de dispositivos CMOS. 8. Projeto dinâmico de inversor CMOS.

9. Projeto dinâmico de portas lógicas básicas e complexas.

10. Circuitos integrados básicos utilizados em telecomunicações. 11. Projeto de amplificadores CMOS.

PROGRAMA DE LABORATÓRIO (por aula):

1. Etapas de fabricação de circuitos integrados (teoria). 2. Seqüência de fabricação CMOS (teoria) – Relatório 1

3. Introdução ao CAD-Microwind2 para projeto de circuitos integrados (Prática no CCI).

4. Microwind2: transistor MOS - (Prática no CCI).

5. Microwind2: Inversor CMOS – comportamento elétrico (Prática no CCI) - Relatório 2

6. Microwind2: Projeto de um Inversor CMOS (Prática no CCI)

-Relatório 3

7. PROJETO 1 (Prática no CCI)

8. PROJETO 1 (Prática no CCI) - Relatório 4

9. PROJETO 2 (Prática no CCI)

10. PROJETO 2 (Prática no CCI) - Relatório 5

MÉDIA FINAL : M = ((P1 + 2. P2) / 3) + K

onde K = 1 se todos os relatórios tiverem nível “A”

Subtrai-se 0,5 para cada relatório com nível “B”

Subtrai-se 1,0 para cada relatório com nível “C”

Subtrai-se 1,5 para cada relatório com nível “D”

O critério básico para avaliação do relatório será o seguinte:

A...completo, correto e entregue no prazo;

B...completo, correto mas não entregue no prazo; ou completo, até 2 erros, entregue no prazo; C...completo, 2 a 4 erros, entregue no prazo; ou completo, até 2 erros, não entregue no prazo; D...incompleto ou ultrapassar 1 semana de atraso ou nenhum dos casos anteriores.

BIBLIOGRAFIA:

• Notas de aula de teoria e laboratório, disponível no sítio da FEI: www.fei.edu.br (Learnloop) • Caracterização Elétrica de Tecnologia e Dispositivos MOS, J. A. Martino, M. A. Pavanello e

P. B. Verdonck, Ed. Thomson Learning, 2003.

• Principles of CMOS VLSI Design, N. Weste e K. Eshraghian, Ed. Addison Wesley, 1985. • Introduction to VSLI Systems, C. Mead e L. Conway, Ed. Addison Wesley, 1980.

Microeletrônica

• Estuda Técnicas de projeto fabricação e testes de Circuitos

Integrados

– Possibilidades para construção de um circuito eletrônico:

• Utilizando CI’s de prateleira

(7400, 4000, 8086, Z80, 68000...) • C. I. de aplicação específica

(Muito utilizado atualmente pelas empresas de médio e grande porte em todo ou parte de determinados

equipamentos eletrônicos de grande volume de produção)

• Vantagens em se utilizar um C. I. de aplicação específica:

– Menor área ocupada – Menor custo

– Maior facilidade de manutenção

1Mb 4Mb 16Mb 64Mb 256Mb 1Gb 4Gb

Ano

1987 1990 1993 1996 1998 2001 2004

L (

µm)

1,0

0,7

0,5

0,35

0,25

0,18

0,13

Máscaras

11

14

18

21

21

23

23

Porta x

(nm) 20

15

12

10

7

5-4

5-4

Etapas 200

300

400

500

550

600

600

Junção x

(

µm) 0,25 0,2

0,15

0,1

0,07

0,05

0,03

lâmina (mm) 125

150

150

200

300

300

Evolução dos Parâmetros de Fabricação de Memórias DRAM

N+

N+

P

x_ox

Metodologias de Projetos de Circuitos

Integrados Digitais de Aplicação Específica

ASIC - Application Specific Integrated Circuit

Circuitos Integrados de Aplicação Específica (Dedicados)

Circuitos

Dedicados

Totalmente personalizados (Full Custom)

Semi personalizados

Células Padrão

(Standard Cell)

Projeto de C. I. Dedicados

Totalmente Personalizados (FULL CUSTOM)

Técnica “Top-Down”

Hierarquicamente estruturado

V_DD

Fabricação: Todos os passos (Completa)

Vantagens: Comportamento estático e dinâmico

muito bom

Mínima área

Desvantagens: Custo Elevado

Semi Personalizados

C. I. já difundido, só falta a camada de interconexão

Pode ter uma ou duas camadas de interconexão

Cada célula contém transistores isolados (CMOS)

Projeto

Lógico

Ferramentas de C.A.D

Biblioteca de

Células

Lay-out

Metodologia de Projeto com Arranjo de Portas (Gate Array)

CHIP

Desvantagens:

Muitas interconexões

Metodologia Usando Células Padrão (Standard Cell)

• Biblioteca de subsistemas digitais

• Projeto baseado em equações lógicas

Regist.

Contador

ULA

CHIP

Os blocos Registrador, Contador

e ULA tem suas características

bastante conhecidas, bastando

apenas interliga-los e projetar o

que não existe na biblioteca

Vantagens: Projetista não necessita de muito conhecimento de C. I. Basta saber o projeto lógico Desvantagens:

Área total não otimizada

Custo

(US$)

Protótipo

Tempo

Processada

%

Pré-Totalmente

personalizado

(Full Custom)

50K-250K

6-18 meses

0

Célula Padrão

(Standard Cell)

25K-80K

2-6 meses

0

Arranjo de

Portas

(Gate Array)

5K-40K

2 semanas a

Níveis de Projeto

• Nível Funcional:

– Divisão do circuito a ser projetado em “caixas pretas”, cada uma com uma função específica.

Ex: Registrador, Somador, Contador....

• Nível Lógico:

– Detalhamento de cada uma das “caixas pretas” em blocos lógicos (portas lógicas).

Ex: Portas NAND, NOR, Inversores....

• Nível de Transistores:

– Interligação dos componentes (transistores) para a implementação das portas lógicas, bem como definição das dimensões geométricas destes transistores.

Ex: Transistores nMOS de W=10µm e L=5µm

• Nível de Layout:

– Layout final do circuito de acordo com as regras de projeto fornecidas e com as dimensões preestabelecidas pelo nível 3.

Dispositivos em Circuitos Integrados

• Resistores

N

P

L

W

X

Planta:

Perfil:

W

X

L

R

=

ρ

Normalmente a relação

(Resistência de Folha - R

)

da tecnologia é fornecida.

Exemplo:

_{, projetar R=90}

_Ω

_{L=3 W}

Adotando W=20

_{L= 60}

_µm

µm

Exercício:

Limitação de potência

Deve também ser considerado no projeto do resistor

1 - máxima corrente admissível por unidade de área [A/

µm

_]

2 - máxima potência dissipada por unidade de área [W/

µm

_]

Projetar um resistor de 100

Ω

, utilizando uma tecnologia com

resistência de folha de 50

Ω

e dimensão mínima de 0,5

µ

m,

considerando que o mesmo deva dissipar 500 mW. A máxima

potência dissipada suportável nesta tecnologia é de 10 mW/

µ

m

_.

Deseja-se projetar um resistor de 500

Ω

, utilizando uma tecnologia

com resistência de folha de 50

Ω

e dimensão mínima de 1

µ

m,

• Capacitores

P

x

A

C

=

ε

Capacitância (C) Constante: adotada quando se deseja fabricar um capacitor em CI

Onde: ε_ox - Permissividade do dielétrico (normalmente SiO₂) x_ox - Espessura do dielétrico (normalmente SiO₂)

A - área do capacitor

Capacitância (C) Variável com a tensão aplicada

Dois tipos

Capacitância reversa de junção Capacitor MOS

Capacitância Reversa de Junção

Capacitor MOS

P

Metal

Oxido

Semicondutor

V

Regimes de carga do capacitor MOS em função da tensão aplicada

Aplicando-se uma tensão negativa, cargas positivas são atraídas para a interface SiO₂-Si. Nesta situação, diz-se que que a superfície do semicondutor encontra-se em acumulação de portadores majoritários.

P

V< 0

A

.

C

x

A

C

=

=

ε

Aumentando-se a tensão aplicada, as lacunas que estavam acumuladas na superfície são repelidas. A concentração de lacunas acumuladas na superfície vai reduzindo, até chegar a neutralidade da superfície.

Desprezando-se a diferença de função trabalho e a presença de cargas parasitas no óxido, esta tensão é nula.

P

SiOAl₂

Aumentando um pouco mais a tensão (V > 0) cargas negativas são

atraídas para a superfície. Estas poucas cargas negativas recombinam-se com as lacunas do substrato e formam uma região de depleção.

A capacitância associada à camada de depleção (C_Si), em analogia à do óxido:

d

C

ε

=

P

V > 0

As capacitâncias decorrentes do óxido e da camada de depleção permanecem em série. Logo, externamente, será obtido o valor equivalente:

Logo, a capacitância equivalente resulta:

Quanto maior a tensão aplicada, maior a camada de depleção, até o valor máximo (d_max)

Em seu valor mínimo (C_simin):

Com a equação da associação equivalente de capacitores: Si ox Si ox

C

C

C

C

A

C

+

=

Todos os aumentos na tensão aplicada elevam o valor de d até atingir d_max, ponto onde a capacitância atinge seu valor mínimo:

Sabe-se que a máxima espessura da camada de depleção é obtida quando o potencial na interface Si-SiO₂ é igual a:

=

n

N

ln

q

kT

2

φ

Onde: k é a constante de Boltzmann T é a temperatura absoluta q é a carga do elétron

n_i é a concentração intrínseca de portadores (constante) N_A é a concentração de dopantes do substrato.

Após atingir o valor máximo (d_max), a região de depleção não aumenta mais com a tensão aplicada. Todo o aumento de tensão se converte na atração de um grande volume de cargas negativas para a interface Si-SiO₂. Este último regime de cargas é chamado de inversão. A atração de cargas ocorre para uma tensão igual ou superior a tensão de limiar de inversão (V_T).

P

SiOAl₂

V

≥ V

Camada de inversão d_max - espessura máxima da camada de depleção

ox ox max

x

A

C

=

ε

A curva característica do capacitor MOS depende da freqüência do sinal alternado aplicado

1 - Baixas Freqüências

Esta curva têm pouco interesse prático, pois permite a determinação apenas da espessura do óxido (x_ox), a partir da capacitância máxima.

V

C

2 - Altas Freqüências

Curva mais comumente utilizada, pois permite a determinação de diversos parâmetros, além de x_ox.

FB T Baixa frequência Alta frequência C Max C Min C FB V 0 V V C

Para a determinação da espessura do óxido (x_ox) utiliza-se a capacitância máxima, tal como em baixa freqüência:

Conhecendo o calor da capacitância mínima da curva pode-se estimar a concentração de dopantes do substrato (N_A), por solução iterativa,

Projetar um capacitor MOS quadrado que tenha

capacitância máxima igual a 10pF.

Dada a curva CV abaixo, medida em um capacitor MOS

quadrado de lados 300

µm, determinar:

a) a espessura do óxido de porta (nm);

• Diodos

P

N

Tecnologia de Fabricação de Circuitos

Integrados

- TTL LS

DECLÍNIO

SCHOTTKY

•

_{BIPOLAR - ECL}

MAIS VELOZ

- I

_L

_{LSI , VLSI}

- PMOS: 1

_{TECNOLOGIA MOS, MEMÓRIAS,}

CALCULADORAS

•

MOS

- NMOS: LSI

Densidade de Integração:

Número de transistores:

SSI = pequena escala:

N

≤ 100

MSI = média escala:

100

< N ≤ 1.000

LSI = grande escala:

1.000

< N ≤ 100.000

VLSI = muito grande:

100.000

< N ≤ 1.000.000

Tecnologia CMOS

• Composta pela associação de transistores

nMOS

pMOS

• Alta imunidade à ruído

• Baixa potência dissipada

•Mais importante tecnologia da atualidade, pois permite o projeto de

Circuitos Integrados Digitais em escala muito ampla

TRANSISTORES MOS

• MOS canal N

TIPO ENRIQUECIMENTO*

TIPO DEPLEÇÃO

• Normalmente o substrato é

_aterrado

• Funcionamento como uma chave:

- Para G= 5V ( “1” )

( CHAVE FECHADA )

- Para G= 0V ( “0” )

( CHAVE ABERTA )

•Característica:

-

Transmite bem o “0” :

-

_{NÃO transmite bem o “1” :}

• Normalmente o substrato é ligado a

_“V

_”

• Funcionamento como uma chave:

- Para G= 5V ( “1” )

( CHAVE ABERTA )

- Para G= 0V ( “0” )

( CHAVE FECHADA )

•Característica:

-

Transmite bem o “1” :

-

_{NÃO transmite bem o “0” :}

PORTA LÓGICA “AND”

PORTA LÓGICA “OR”

≅

Exercícios:

PORTAS COMPLEXAS

• Associação de transistores série / paralelo e paralelo / série mais

eficiente as construções de dois níveis de lógica ( menor número de

transistores ).

- ASSOCIAÇÃO “OR-NAND”:

A B

V_DD A C C S A B B

- ASSOCIAÇÃO “AND-NOR”:

NAND _INVERSOR NOR AND V_DD A A C C B S B

•

_{Circuito Convencional}

•

Usando a Propriedade

Associativa

A B

Exercícios:

1. Implemente as funções abaixo utilizando a técnica de associação

série / paralelo:

2. Implementar a função

_{OU EXCLUSIVO:}

a) Convencionalmente

3. Desenhe o Biestável ( FLIP-FLOP ) Tipo D abaixo na tecnologia

CMOS:

a) Convencionalmente

b) Técnica Associação Série / Paralelo

Q D

CK

N+

N+

Silício policristalino

(condutor)

Óxido de porta

=

L

W

x

_ox

ox

n

n

µ

ε

β

Fator de ganho

Dependentes

do Processo

_x

_Espessura

_do

_óxido

_de

_porta

=

L

W

x

_ox

ox

p

p

ε

µ

β

Fator de ganho

lacunas

das

Mobilidade

µ

2

n

p

µ

µ

≅

Tensão de Limiar do Transistor canal P

V

≅-1 V Normalmente simétrico com relação a V

|V

| = V

Geometrias

L

W

L

W

>

Margem de ruído em nível alto:

(

)

V

V

V

V

V

V

0

,

1

V

MR

=

−

=

−

≅

−

+

INV

DD

H

0

,

9

V

V

MR

≅

−

Margem de ruído em nível baixo:

DD INV IL OL IL L

V

V

V

0

V

0

,

1

V

MR

=

−

=

−

≅

−

DD

INV

L

V

0

,

1

V

MR

≅

−

Exercício:

Resistência efetiva do transistor:

W

L

R

≈

W

L

R

≈

A resistência efetiva dos transistores é

proporcional à relação L/W

Para a determinação dos fatores de ganho

β

e

β

utiliza-se a resistência efetiva, equivalente à

associação série/paralelo dos transistores nMOS e

pMOS (análoga à associação série/paralelo de

Associação paralelo de transistores pMOS:

W

L

W

L

W

L

R

R

R

+

=

+

=

=

Associação série de transistores nMOS:

Neste caso:

Associação paralelo de transistores nMOS:

ef

p

p

p

p

p

p

p

p

ef

p

W

L

W

L

W

L

R

R

R

+

=

+

=

=

Associação série de transistores pMOS:

ef

Exercício:

Projete uma porta NAND de 3 entradas que tenha V

=2 V.

Dados:

V

=5 V; V

=1 V; V

=-1 V; L

=L

;

µ

=3

µ

Dimensão mínima= 2

µ

m

Determinar: L

, L

, L

, W

, W

, W

Exercício:

Projete as dimensões mínimas possíveis dos transistores nMOS e pMOS

do circuito abaixo, para que este tenha MR

=2,0 V.

Exercício:

• tp

..tempo entre o sinal na entrada atingir 50% (descendente) e o

sinal na saída também 50% no sentido ascendente.

•tp

..tempo entre o sinal na entrada atingir 50% (ascendente) e o sinal

na saída também 50% no sentido descendente.

• t

… média dos tempos de propagação do sinal lógico;

• t

…. tempo do sinal na saída subir de 10% a 90% do seu total.

• t

….tempo do sinal na saída descer de 90% a 10% do total.

Propagação de um sinal lógico

1 - Exercício:

Dado um inversor que alimenta 10 entradas de inversores, cuja dimensão

dos transistores nMOS e pMOS são iguais a da figura abaixo.Pede-se:

a. Calcular C

b. Determinar t

, t

e t

Dados:

C

= 1x10

_[pF/

µ

_m

_{] ; C}

= 8x10

[pF/

µ

m] ; C

= 5x10

[pF/

µ

m

] ;

β

= 400x10

_{[ A/V}

_{] ;}

β

= 200x10

[ A/V

] ; V

= 5V

C

L=5µm

a=10µm

W=20µm

Porta

2 - Exercício:

PORTA LÓGICA NAND: COMPORTAMENTO DINÂMICO

V

A

B

S

C

C

entradasdependedequantas ( entradas 0 erconexão int saída L EF n n ox ox n NEF EF p p ox ox p PEF f r d DD NEF L f DD PEF L r

C

C

C

C

L

W

.

x

.

L

W

.

x

.

4

t

t

t

V

.

C

.

4

t

;

V

.

C

.

4

t

+

+

=

=

=

+

=

=

=

ε

µ

β

ε

µ

β

β

β

1 - Exercício:

2 - Exercício:

Projete a função

utilizando a técnica da associação

série/paralelo que tenha V

=2,5 V e t

=20 ns.

Potência Estática (P

)

Em tecnologias avançadas, com transistores de dimensões reduzidas, a aproximação de que corrente que flui no transistor quando este está

cortado (I_OFF) é zero não é mais válida

log (I_DS)

V_GS V_Tn

I

Transistor com dimensões reduzidas

Transistor com grandes dimensões

Potência Dinâmica (P

)

Devida às transições de nível lógico do circuito

2

DD

L

DYN

f

.

C

.

V

P

=

Frequência de operação do circuito

Circuito de Entrada com Proteção

V

Para V

>V

D1 conduz e não deixa V

>V

+0,6

Para V

<GND D2 conduz e não deixa V

<-0,6

Circuito de Saída com 3

_{Estado (Tri-State)}

V

Controle (C) Dado (D) Saída (S)

0 X 3o _{Estado (Alta Impedância)}

1 0 0

Em muitos circuitos utilizados em telecomunicações, um dos

blocos mais importantes é o de amplificação dos sinais

provenientes da antena. Tais sinais possuem amplitude de

alguns microvolts, logo precisam ser amplificados para

posterior utilização pelos demais estágios do circuito.

Particularmente em circuitos integrados, o transistor é

largamente utilizado não somente em circuitos digitais, como

também analógicos, tais como os amplificadores. Isto deve-se

à facilidade de incorporar-se no mesmo circuito elementos

digitais e analógicos semelhantes, o que simplifica o processo

de fabricação.

Introdução: Amplificador com carga resistiva

O sinal aplicado à porta do transistor MOS é composto por duas

parcelas: uma contínua (V

), responsável por fixar o ponto

de trabalho do transistor, e outra alternada V

, a qual se

deseja amplificar

V

=5 V

R

= 1 K

Ω

V_IN

Utilizando as equações básicas do transistor MOS pode-se provar que o ganho de tensão deste amplificador é expresso por:

D

m

AC

,

IN

AC

,

OUT

V

g

R

V

V

A

=

=

−

Onde g_m é a transcondutância do transistor (na região de saturação):

(

)

2

V

V

I

2

Tn

GS

N

DS

−

=

β

V

I

g

∂

∂

=

(

GS

Tn

)

N

m

V

V

g

=

β

−

Assim, dado o ganho desejado para o circuito, pode-se determinar as dimensões do transistor MOS para obter tal amplificação. O sinal negativo indica que o sinal de

Espelho de Corrente

L

W

L

W

I

I

=

múltiplo de I_REF, definido pelas dimensões dos

V

Amplificador CMOS com Espelho de Corrente

A corrente de dreno do transistor M₃ é um

múltiplo de I_REF, definido pelo espelho de corrente formado pelos transistores pMOS.

Com base nas equações básicas dos transistores

I

2

V

V

V

A

n

EA

AC

,

IN

AC

,

OUT

V

β

−

=

=

L

W

x

=

µ

ε

β

Exercício 1:

Projetar um amplificador CMOS que possua fator de ganho A

=-100,

sabendo-se que os transistores nMOS e pMOS do circuito possuem

V

=-100 V e que a fonte de corrente externa fornece I

= 100

µ

A

Dados:

µ

C

= 20 [

µ

A/V

_{] ; I}

Exercício 2:

O circuito abaixo representa uma associação de dois amplificadores CMOS, utilizando a mesma fonte de corrente (I_REF). Sabe-se que a tensão Early dos transistores nMOS e pMOS é igual a V_EA=-100 V. No primeiro estágio do circuito, a corrente é igual a

I₂= 100 µA e o ganho A_V1=-100. No segundo estágio, o transistor M₄ possui L₄=L₅= 10

µm. Determinar as dimensões dos transistores e o ganho do segundo estágio do circuito.

Dados: I_REF=400 µA; Dimensão mínima= 5 µm; W₁=W₂=W₄/4=W₅/2; µ_nC_ox = 40µA/V2