Problemas de Acoplamento Digital em Células de Memória de Corrente
Robson L. Moreno1, Adriano M. Pereira1, Carlos R. T. de Mori1, Luiz L. G. Vermaas1, Tales C. Pimenta1 Edgar Charry R. 2
1. Grupo de Microeletrônica - Escola Federal de Engenharia de Itajubá (EFEI) Caixa Postal 50 - CEP 37500-000 - Itajubá - MG
2. Divisão de Microeletrônica, CPqD - Telebrás Caixa Postal 1579 - CEP 13088-061 - Campinas - SP
Abstract - This work presents the digital coupling
problem, verified experimentaly in current memory cells. The digital coupling induces large noises in analog circuits. The measured average current error was 1.7A, which is approximately 200 larger than the indicated in the simulations. In this work the origins of this large error are deeply discussed, as well as the experimentaly observed oscilations. It is presented a solution used for mixed-signal IC, specificaly for P-/P+ substrates.
Resumo - Este trabalho apresenta o problema de
acoplamento digital, verificado experimentalmente, em células de memória de corrente. Este tipo de problema é o responsável pela introducão de uma significante quantidade de ruído em circuitos analógicos. O erro médio de corrente medido foi de 1.7A, que é aproximadamente 200 vezes maior que o valor indicado por simulações elétricas. No corpo do trabalho, são discutidas amplamente as origens deste erro muito alto, assim como as oscilações verificadas experimentalmente. Uma solução para CI’s mixed-signal é apresentada, especificamente para substratos P-/P+.
1. Introdução
Nos últimos anos, a tecnologia VLSI disponível tem possibilitado a realização de circuitos digitais de alta velocidade em conjunto com circuitos analógicos de alto desempenho [2, 3, 4].
Em sistemas “mixed-signal”, os chaveamentos nos circuitos digitais geram transientes que podem ser acoplados aos sinais analógicos, limitando a precisão destes circuitos. Este é o caso do espelho de corrente dinâmico, ou célula de memória de corrente chaveada (SI). Na célula SI, em uma primeira fase, a corrente de entrada é memorizada através do carregamento do capacitor gate-source do transistor de memorização. Esta tensão que foi “memorizada” no capacitor, em uma segunda fase, faz com que a célula drene uma corrente de saída, idealmente, igual a corrente de entrada. Comparando a célula SI com um espelho de corrente convencional, pode-se dizer que o seu funcionamento consiste em se conectar o transistor de memorização, sequencialmente, como o dispositivo de
entrada e o dispositivo de saída de um espelho. Esta conexão sequencial do transistor é realizada através de chaves controladas por sinais de clock. Desta forma, a célula de memória de corrente exige um circuito digital para controle sequencial de abertura e fechamento das chaves. Este circuito digital pode, então, causar alterações na tensão analógica memorizada no capacitor gate-souse.
A demanda de circuitos “mixed-signal” de alto desempenho justifica o estudo das fontes de ruído e formas de minimização dos mesmos. O ruído de acoplamento pode ser classificado como:
a) acoplamento circuital via capacitâncias parasitas entre linhas de interconexão.
b) acoplamento entre dispositivos através do corpo do substrato.
Neste trabalho, será dada ênfase ao ruído produzido via substrato e os efeitos causados por ele em relação a precisão de células de memória de corrrente chaveada (SI).
2. Considerações sobre o ruído
As maiores contribuições para o ruído são a fonte de alimentação, “crosstalk”, flutuações no substrato e a injeção de portadores, (“stray carries” de lacunas e elétrons) [2]. O acoplamento de ruído através do substrato acontece porque este atua como um coletor e distribuidor de ruído sob o CI. A intensidade do acoplamento varia muito, dependendo da estrutura e concentração do substrato do chip e, também, da forma como o próprio substrato está polarizado.
“Wafers” com substrato p+ altamente dopados e com crescimento de camada epitaxial são os mais susceptíveis ao acoplamento de ruído digital (“switching circuits”) porque o substrato pode ser considerado como um único nó [3]. Essencialmente, o mecanismo de acoplamento ocorre através das correntes de ruído que são injetadas quase diretamente através da camada epitaxial no substrato, e daí, aos dispositivos na superfície.
3. Redução da precisão de células de memória de corrente devido ao acoplamento de ruído
Com o objetivo de demonstrar a influência do ruído de acoplamento através do substrado na precisão da cópia da corrente, foi projetada e difundida uma célula de memória SI. No projeto da célula, foram estudados os problemas que acarretam erros na cópia da corrente memorizada e utilizadas soluções para minimizá-los, objetivando alcançar uma precisão elevada na cópia da corrente de entrada. Os detalhes sobre o estudo dos problemas e as soluções empregadas no projeto da célula serão apresentados em outro trabalho. As principais características desta célula, a nível de resultados de simulação (utilizando o Hspice), são: frequência de operação máxima de 3MHz, impedância de saída de 600M (DC), compliância da corrente de entrada de -150A à +150A, relação sinal/ruído de 76dB e o erro médio na corrente de saída foi, em toda a faixa da corrente de entrada, de 10nA. A Figura 1 mostra o esquemático simplificado da célula SI.
Fases de Clock F1 F2 SGATE SIN SOUT IIN IOU VB VB2 VB3 F1 F1 F2 CGS
Figura 1 - Esquemático simplificado da célula de memória SI
A célula projetada foi enviada para fabricação na foundry AMS utilizando tecnologia CMOS digital
de 1.2m, poço N. Esta tecnologia usa um substrato tipo p+ no qual se cresce uma camada epitaxial tipo p-. Para a caracterização de células de memória SI, é necessário o projeto e montagem de um sistema de medição, bem como a utilização de circuitos adicionais integrados com a célula a ser caracterizada. Estes circuitos adicionais são necessários para não comprometer o funcionamento da célula quando esta é ligada a instrumentos para a aplicação ou medição de sinais, necessários para a caracterização. A montagem deste sistema de medição, bem como o projeto e resultados experimentais dos circuitos de interface, serão abordados em um outro trabalho.
Para realizar as medidas foi desenvolvida uma placa de circuito impresso projetada com o cuidado de evitar acoplamentos que pudessem mascarar os resultados. Foi utilizado um plano de terra conectado ao terra analógico. Precauções especiais foram tomadas afim de evitar a introdução de ruídos no sistema de medição. A Figura 2 mostra, de forma simplificada, o sistema de medição utilizado para a caracterização da célula SI, o qual é baseado nos seguintes elementos:
Voltímetros calibrados de alta precisão.
Resistores de precisão, os quais foram conectados
nas interfaces de entrada e saída de corrente.
A tensão de alimentação foi tomada de baterias
para reduzir a influência das variações típicas de fontes de alimentação.
Utilização de osciloscópio que permite obter o
valor médio (averaging) da entrada, com o que se reduz a magnitude das variações de ruído observadas. MN Iout Iin S2 S3 S1 1 2 S4 V/I VM1 VB VM2 Oscilos. 1 Oscilos. 2 Buf R1 2 1 Gerador AC-DC 1 R2 R3 Gerador AC-DC 2 IB CHIP
Figura 2 - Sistema de medição para a caracterização da célula de memória de corrente
Na Figura 2, VM1 e 2 são voltímetros, Oscilos. 1 e 2 são osciloscópios, Gerador 1 e 2 são geradores de sinais senoidais e DC variáveis, V/I é um conversor tensão-corrente integrado com estágio de saída push-pull, R1 a R3 são resistores de precisão de diversos valores e MN, juntamente com as chaves e IB, representa a célula de memória de corrente chaveada (SI) a ser caracterizada. O bloco Buf é um seguidor de tensão, de ganho unitário, que permite monitorar a tensão memorizada no capacitor gate-source de MN.
A linha pontilhada representa a separação dos elementos que estão fora e dentro do chip a ser caracterizado. A medição das correntes é feita de forma indireta, ou seja, através da queda de tensão sobre os resistores, dividida pelo respectivo valor do resistor.
O chip possui terras analógico e digital independentes, assim como alimentações independentes. Ao plano de terra da placa de teste foram ligados:
Terra de Bateria.
Pino GNDA (terra analógico). Pino GNDD (terra digital).
Terra dos instrumentos de medição. Capacitores de desacoplamento.
Utilizando este sistema de medição, foi medido o erro entre as correntes de entrada e saída da célula ( ||Iin|-|Iout|| ). O gráfico da Figura 3, mostra o erro medido em função da corrente de entrada, para uma amostra analisada.
Erro de Corrente Amostra 7 (Cell SI)
1,5 1,6 1,7 1,8 1,9 2 2,1 -150 -100 -50 0 50 100 150 Iin [µA] | |Iin|-|Iout| | [ A]
Figura 3: Erro de corrente em função da corrente de entrada
O erro de corrente médio de várias amostras ficou em torno de 1.7A. Os resultados apresentados na Figura 3 foram obtidos com a célula operando a frequências mais baixas (50KHz). O erro medido é em torno de 200 vezes maior que o erro indicado pelas simulações elétricas, durante a etapa de projeto da célula.
Outro problema encontrado durante a caracterização da célula, é a variação da corrente de saída de um ciclo para o outro. Aplicando-se uma tensão DC constante (Gerador 1) na entrada do conversor V/I, a corrente de saída (Oscilos. 1) deveria ser, também, constante de um ciclo para o outro. A Figura 4 mostra a tela do osciloscópio (Oscilos. 1), com a queda de tensão (Vout) no resistor de saída da célula SI (R3=1K), para dois diferentes ciclos (sobrepostos). Pode-se ver que a corrente Iout (Vout/R3) apresenta uma variação de um ciclo para outro de aproximadamente 1.5A. A amplitude desta variação dependia da forma que eram ligados os "terras" do circuito. A conexão adotada foi a chamada "estrela" saindo do polo negativo da bateria. Para
outras conexões, a amplitude da variação chegava a 3A.
Figura 4: Tela do osciloscópio mostrando a variação da corrente de saída na célula SI
Para que a corrente de saída varie, mantendo-se constante a corrente de entrada, seria necessário uma ou mais das seguintes variações de um ciclo para outro:
1- Variação da frequência do sinal de clock.
2- Variação do tempo de queda do sinal de clock (Tfall).
3- Variação da tensão de dreno do transistor de memorização.
4- Variação da tensão de fonte do transistor de memorização.
As hipóteses 1 e 2 foram descartadas por se estar utilizando um bom gerador de clock da HP. A hipótese 3 poderia ser descartada uma vez que está se utilizando uma estrutura cascode regulada. Mesmo que esta estrutura não estivesse funcionando bem, poderia-se encontrar um valor DC para Vout (Gerador 2) que fizesse a tensão de dreno constante. Este valor não foi encontrado. Assim, a única hipótese possível é a variação do potencial da fonte do transistor de memorização, ou seja, o terra analógico do circuito.
Para entender melhor a influência do terra na memorização da corrente, considere a Figura 1. A variação do terra analógico não causa nenhum problema, quando ela ocorre no início (com estabilização rápida) ou após o término da fase de memorização (F1). O problema ocorre quando o terra oscila no final da fase de memorização (F1) e esta oscilação desaparece durante a fase de retenção (F2). Isto ocorre porque a placa superior do capacitor de memorização (CGS), tende a acompanhar as variações do terra durante F1, mas não muda seu valor após o início de F2, memorizando, assim, um valor errado de Vgs, o qual provoca um erro de corrente ( ||Iin|-|Iout|| ). Esta é a causa do elevado erro médio observado nos protótipos medidos (1.7A). A variação de um ciclo para o outro ocorre porque a oscilação do terra não é bem definida, causando uma mudança no erro a cada ciclo. A Figura 5 mostra que a oscilação do terra analógico inicia-se antes do término da fase de memorização.
Figura 5: Tela do osciloscópio mostrando os sinais clock (CK), saída (Vout) e terra analógico
Na Figura 5, verifica-se que 30ns após o início da queda do sinal de clock, o sinal de saída (Oscilos. 1) começa a cair, ou seja, iniciou-se a F2. Nas simulações, mesmo no pior caso de velocidade, do fim de F1 para o início de F2, havia um atraso de 2ns, período no qual o terra já havia começado a variar de acordo com a Figura 5. Esta variação é devido ao acoplamento de ruído via substrado, causado pelo circuito digital.
Outra medida que comprova que o elevado erro de corrente médio e a oscilação na saída são provocados pelo acoplamento de ruído via substrado, foi realizada através da medição da tensão de gate do transistor de memorização (utilizando o buffer da Figura 2). Verificou-se que a diferença entre a tensão de gate na fase F1 (memorização) e a tensão de gate na fase F2 (retenção) era muito grande, chegando a 62mV. Além disso, a tensão de gate variava entre 45mV (diferença mínima) e 62mV (diferença máxima), de um ciclo para o outro, mesmo matendo-se constante a corrente de entrada.
Em células de memória de corrente, é normal que ocorra uma diferença entre a tensão de gate na fase de memorização e a tensão de gate na fase de retenção, devido a problemas com a injeção de carga e o clock feedthrough [1]. Entretanto, será mostrado que seria impossível uma variação de 62mV somente devido a esses problemas. A Figura 6 mostra a variação da tensão de gate máxima (62mV). Esta variação foi observada independente da tensão DC de saída (Gerador 2 da Figura 2).
A célula SI caracterizada não possui o capacitor de gate adicional para atenuar a injeção de carga, mas possui as chaves de compensação dummy. Com auxílio do HSpice, as chaves de gate (ativa e dummy) e as capacitâncias associadas às chaves seriam de acordo com a Figura 7.
Figura 6: Tela do osciloscópio mostrando os sinais de clock e Vgs da célula SI
De acordo com [1], a partição das cargas de MS1 (Figura 7) entre C1 e C2 (C2 inclui as capacitâncias de gate dos transistores de memorização e de entrada do buffer) depende da relação C2/C1 e do parâmetro característico B, dado por:
B
=
(
V
H−
T
TE) *
β
/ ( *
a C
2
)
a = (VH - VTE) / tFall = * Cox * W/L 4/1.2 C1=0.21pF 2/1.2 2/1.2 C2=0.18pF MS1 MS2 MS3Figura 7: Chaves de gate da célula SI
Atribuindo valores, temos que B=0.76 e C2/C1=0.86. Com estes valores, pode-se determinar, graficamente, a partição de cargas. De acordo com os gráficos apresentados em [1], a partição de cargas seria tal, que C2 (capacitor de gate do transistor de memorização) receberia 48% das cargas de MS1. Este bom índice de partição é devido a relação C2/C1 ser próxima de 1. Como as chaves dummy (MS2 e MS3) tem metade da área da chave ativa (MS1) e clocks invertidos, a variação de carga em C2 será:
Q2(eff) = 0,48 * QTot 0,5 * QTot = 0.02*QTot =
-0.02*2.2e-14 = -0.44fC
Esta variação de carga no capacitor de gate provocaria uma variação de tensão de aproximadamente -2.4mV, ou seja uma variação negativa. De acordo com as medições, a menor variação observada foi de 45mV positiva, portanto totalmente incoerente. Vou t CK Vou t Vou Vou t
Mesmo que se admita uma variação de 100% (que é muito exagerada) no valor da relação C2/C1, ou seja C2/C1 = 1.72 (para invertermos o sentido da variação), e ainda um aumento de 100% em B (pior caso), ou seja B=1.52, teríamos uma partição tal, que C2 (capacitor de gate do transistor de memorização) receberia 60% das cargas de M1. A variação de carga em C2 seria:
Q2(eff) = 0,6 * QTot - 0,5 * QTot = 0.1*QTot =
0.1*2.2e-14 = 2.2fC
Esta variação de carga no capacitor de gate provocaria uma variação de tensão de aproximadamente 12mV (considerando que toda a variação na relação C2/C1 foi devido somente a redução de C1, que é o pior caso), que é muito menor que a variação máxima observada no osciloscópio, 62mV (Figura 6).
Pode-se concluir, então, que o elevado erro de corrente ( ||Iin|-|Iout|| ) observado nas medições, deve-se ao acoplamento de ruído através do substrato, através de oscilações no terra analógico na transição da fase de memorização para a fase de retenção.
4. Técnicas para redução do ruído via substrato
Este tipo de ruído engloba os portadores injetados (“stray carries”) existentes no substrato e todas as correntes espúrias existentes neste meio.
Um contato soldado à pastilha (backside contact) e ligado a um pino dedicado do encapsulamento pode reduzir enormemente este tipo de ruído [4]. Outra opção a ser utilizada é a contrução de uma estrutura n-well, que servirá como uma armadilha para os portadores injetados no substrato. A figura 8 ilustra este tipo de estrutura [2].
Circuito Analógico a ser protegido Nwell Nwell Contato de Substrato Corte P+ Nwell gnd Nwell Nwell Nwell vdd P-P+ Corrente do Substrato Circuito Analógico vdd gnd vdd P+ vdd
Figura 8: Estrutura de proteção para circuitos analógicos
Este tipo de estrutura protege os circuitos analógicos de portadores livres e de ruído de substrato, formando, ainda, uma capacitância de desacoplamento entre as fontes de alimentação [2].
O n-well é polarizado com VDD analógico e forma um efetivo coletor de elétrons. Lacunas são contidas pela estrutura n-well ou forçadas para dentro do substrato fortemente dopado [2,5] e os elétrons ainda são atraídos pelo contato ohmico ligado a GND.
Os contatos de substrato devem ser evitados na parte analógica e colocados na área de segurança, onde eles estarão contidos pela estrutura n-well [2].
Outra opção é mostrada na Figura 9, onde pode-se observar que não se deve conectar o substrato (como é o caso de transistores P e poço N) ao terminal de fonte do transistor. Deve-se conectar os contatos de substrato diretamente à um pad de alimentação, e os terminais de fonte devem seguir a mesma consideração.
PAD
(a) não recomendado
PAD PAD
PAD
ou
(b) recomendado
Figura 9:Conexões do substrato (a) não recomendada e (b) recomendada
6. Conclusão
Neste trabalho foi apresentado o problema de ruído de acoplamento existente em circuitos mistos, enfatizando os efeitos causados por ele em relação a precisão de uma célula de memória de corrente. Mostrou-se que este acoplamento ocorre através do substrato (p-, p+) e foi apresentada, também, uma proposta para evitar este ruído. Foi reprojetada uma outra célula de memória SI, idêntica à apresentada neste trabalho, porém, utilizando as técnicas para redução do acoplamento de ruído via substrato.
[1] G. Weagmann, E.A. Vittoz, “Charge Injection in Analog MOS Switches”, IEEE J. Solid State Circuits,vol sc-22, n. 6,December 1987.
[2] L. D. Smith et al., “A CMOS Based Analog Standard Cell Product Family”,IEEE J. Solid State Circuits, vol.24,pp. 370-379,April 1989.
[3] David K. Su et al, “Experimental Results and Modeling Techniques for Substrate in Mixed-Signal Integrated Circuits”,IEEE J. Solid State Circuits,vol 28, pp.420-430,April 1993.
[4] Balsha R. Stanisic, “Addressing Substrate Coupling in Mixed-Mode IC’s: Simulation and Power Distribution Syntesis”,IEEE J. Solid State Circuits,vol.29, pp. 226-238, March 1994.
[5] Nishath K. Verghise et al, “Simulation Techniques and Solutions for Mixed-Signal Coupling in Integrated Circuits”,Kluwer Academic Publishers, 1995.
