Particionamento Temporal Acoplado a Escolha de Componentes para Aplicações de Computação Reconfigurável

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(529) 1 Introdução Sistemas de Computação Reconfiguráveis (SCRs) são essencialmente constituídos por componentes de software do tipo Microprocessador (MP) acoplados a Dispositivos de Lógica Reconfigurável (DLR) [44][49][90]. Um típico SCR pode se representado como na Fig 1.1.. Fig 1.1: Sistema de Computação Reconfigurável (SCR).. Os SCRs são capazes de implementar em lógica reconfigurável (DLR) partes da aplicação que exigem maior velocidade, permitindo maior densidade funcional (quantidade de operações por unidade de área e por unidade de tempo) [52]. Estes componentes permitem também uma maior exploração de paralelismo, o que não é possível, com a mesma granularidade, quando em implementações baseadas em software. Com isto, é possível um aumento significativo do desempenho global de aplicações que permitam uma exploração do paralelismo em sua execução [50][52][55][85]. DLRs permitem a modificação dos componentes de hardware, ao longo da utilização do sistema, por meio da reprogramação de sua lógica, sem a necessidade de modificação física do hardware. Esta capacidade de reconfiguração permite que SCRs apresentem duas importantes características: 1. Adaptabilidade/Flexibilidade: Os componentes de hardware podem ser implementados sob medida para explorar características específicas de cada aplicação [45][153]. Assim, na medida que as aplicações precisam ser ativadas no SCR, os componentes de hardware podem ser reconfigurados de forma a se adaptar as necessidades de cada aplicação, obtendo melhor utilização dos recursos da lógica reconfigurável e melhor desempenho. 2. Reconfiguração Dinâmica de Hardware (RDH): Em uma aplicação típica, nem todos componentes de hardware precisam ser ativados simultaneamente. Desta forma, estes componentes podem ser configurados dinamicamente nos DLRs (RTR: Run Time Reconfiguration), na medida em que forem necessários [44][95][153]. Isto permite que recursos da lógica sejam compartilhados por vários componentes de hardware, o que implica em uma grande economia destes recursos. Aplicações que de outra forma precisariam de uma grande quantidade de lógica para sua implementação, podem reduzir esta quantidade por meio do compartilhamento dos recursos dos DLRs entre. 1.

(530) componentes de hardware. Isto é possível desde que estes componentes executem suas tarefas em intervalos de tempo diferentes (disjuntos). Esta técnica também é conhecida na literatura com o nome de Hardware Virtual (HV) [180] e sistemas que utilizam esta técnica são chamados na literatura de Sistemas Dinamicamente Reconfiguráveis (SDRs) ou Run Time Reconfigurable Systems (RTR Systems). A construção de SCRs e SDRs envolve a utilização de um conjunto de tecnologias de lógica reconfigurável [88][106][201] e metodologias de projeto, em especial: técnicas de particionamento hardware/software [56][103][134][154][191][223] e particionamento espacial e temporal dos componentes de hardware [5][29][33][70][75][77][96][129][165] [180][182][213][226]. O particionamento hardware /software define quais componentes da aplicação devem ser implementados nos dispositivos de software MP e quais componentes devem ter sua execução acelerada através da implementação como processos de hardware nos dispositivos reconfiguráveis DLRs. Os métodos de particionamento espacial e temporal definem o posicionamento físico dos componentes de hardware nos DLRs, bem como o comportamento temporal, estabelecendo que componentes devem estar presentes dentro da lógica em cada intervalo de tempo e durante a execução.. 1.1 Interesse por Sistemas de Computação Reconfigurável Nos últimos anos tem ocorrido um aumento significativo do interesse por SCRs, por parte de vários setores industriais e acadêmicos. Grandes empreendimentos de pesquisa e desenvolvimento vêm sendo realizados. Como exemplos pode-se citar o projeto ADRIATIC, liderado pela Nokia, IMEC e outros [169][216] e o sistema UltraSONIC Reconfigurable Platform que vem sendo desenvolvido pelo Sony Broadcast Laboratory e Imperial College [92][233]. O ADRIATIC visa estabelecer um fluxo de projeto para o desenvolvimento de aplicações configuráveis para sistemas wireless (comunicação sem fio). A plataforma UltraSONIC está sendo desenvolvida para ser um sistema de computação reconfigurável que permita a implementação eficiente de aplicações de processamento intensivo de dados, como processamento de imagens. O interesse de grandes representantes da indústria eletrônica como Nokia e Sony, em articulação com grandes centros de pesquisa, nos dois projetos citados, demonstra a grande importância que os sistemas de computação reconfiguráveis (SCRs) têm adquirido nos últimos anos. Estes trabalhos também demonstram a necessidade de desenvolver sistemas para nichos de aplicação específicos que justifiquem os custos envolvidos nestas tecnologias. Um importante documento, RoadMap SE em [63] , aponta para a tendência de projeto de sistemas embarcados baseados em plataformas, que podem ser construídas em um único chip: SoCs(Systems on Chips) [39]. Estas plataformas devem incluir lógica reconfigurável em sistemas do tipo SoPCs (System on Programmable Chips) [106], também chamados de CSoCs (Configurable SoCs) [13]. No caso destas plataformas, um único chip pode integrar um sistema embarcado constituído por um ou vários microprocessadores acoplados a dispositivos de memória e dispositivos periféricos de aplicação especifica: como UARTs,. 2.

(531) controladores de memória, controladores Ethernet, moduladores PWM, GPIOs e dispositivos de lógica reconfigurável (DLRs). Em [217] vários aspetos de SCRs e SDRs são discutidos e vários exemplos de aplicações são citados.. 1.2 Reconfiguração Dinâmica de Hardware Apesar do grande interesse atual por SCRs e apesar da pesquisa com a utilização de dispositivos de lógica reconfigurável ter tido início deste o lançamento no mercado dos FPGAs (Field Programmable Gate Arrays) em meados dos anos de 80 [167], existe ainda uma grande carência de metodologias e ferramentas que permitam a construção de SDRs e a utilização de métodos de reconfiguração dinâmica de hardware (RDH) de forma eficiente e com penetração no mercado. Desde a década de 90 houve uma intensificação no estudo de métodos de reconfiguração dinâmica (RDH) em FPGAs. Entretanto, estes estudos encontraram dificuldades devido à falta de suporte dado pelas ferramentas de projeto (CAD) para utilização destas técnicas [58] e também devido às limitações impostas pelos dispositivos existentes no mercado. Um dos principais motivos desta carência está nas dificuldades inerentes à própria reconfiguração dinâmica, que exige métodos complexos de projeto e síntese de sistemas digitais. A reconfiguração dinâmica de hardware (RDH) exige a utilização de métodos de síntese digital bem diferentes dos métodos tradicionais. RDH exige que a aplicação sofra um particionamento temporal [180][182], além das etapas já presentes nos métodos tradicionais [141]. Além de definir a forma espacial com que os módulos de hardware serão distribuídos para os recursos de lógica reconfigurável (particionamento espacial), é preciso definir os intervalos de tempo (particionamento temporal) em que cada módulo de hardware deverá está presente, já que vários módulos formam grupos que compartilham os mesmos recursos (mesmas áreas da lógica) de hardware. A Fig 1.2 mostra um exemplo de aplicação que faz uso de reconfiguração dinâmica de hardware (RDH), onde observamos o particionamento espacial e temporal da aplicação.. Fig 1.2 Exemplo de Particionamento Espacial e Temporal.. 3.