A Figura 3.5 mostra o modelo esquemático cujo intuito é a analise do arranque na iniciali- zação em um módulo BC. Note que o número de células unitárias de bomba é determinado pelo número de pares de diodo/capacitor (D e Ci) contados em apenas uma linha, sendo N o número de vezes que a tensão de entrada será multiplicada. O número de capacitores intercalados é de- terminado pelo número de fases de relógio (m). De acordo com a Figura 3.5, temos N unidades de células de bombeamento e as m fases de relógio ou m capacitores de bombeamento intercala- dos.
Em operação normal, os capacitores de bomba intercalados são carregados um a um, em cada transição do relógio.
15 Se o relógio for aplicado a mais de um capacitor de bomba intercalado ao mesmo tempo, o resultado será um aumento de Vpa. Aplicando o sinal de relógio ao mesmo tempo para metade dos capacitores intercalados durante a borda de subida do relógio e aplicando a borda de descida para a outra metade, podemos quantificar o número de passos e, conseqüentemente, o Δt necessá- rio para que a tensão de saída seja Vo=Va. O equacionamento 3.1, a seguir, mostra o passo a pas- so da idéia.
(3.1)
Onde Vpa é a tensão de passo para um capacitor no BC por ciclo de relógio, Vpa* indica a tensão de passo para (m/2) capacitores no BC por ciclo de relógio, m representa o número de fases de relógio e N é o número de unidades BC.
No resultado final, o BC necessitará apenas de um pequeno número de pulsos para atingir a tensão alvo (Va). Pelo equacionamento 3.2, temos:
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(3.2)
Onde X indica o número de passos, X* o número de passos após a implementação da pro- posta sugerida e Δt*
representa o novo intervalo de tempo de arranque após a implementação da idéia proposta. A redução de tempo observada com a implementação dessa proposta é diretamen- te proporcional ao número de fases do regulador BC.
As equações mostradas consideram o número de capacitores em paralelo, igualmente di- vididos por pulso de relógio Esta análise resulta em um número ímpar de fases de relógio, porém a proposta também pode ser implementada utilizando um número par.
Equacionamento 3.3:
(3.3)
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(3.4)
Para um número ímpar de fases número de relógio igualmente atrasadas no tempo e con- siderando estes relógios com um ciclo de trabalho de 50%, verificaremos que dois deles trocarão seus níveis lógicos. Relógios que transitam ao mesmo tempo terão o mesmo comportamento com um único relógio aplicado. A razão para isso é que quando dois relógios mudam seus níveis ao mesmo tempo acarretam dois capacitores bombeando suas cargas normalmente. O conceito da proposta é que dois pares de capacitância bombeiem ao mesmo tempo. Com isso, o numerador da equação 3.4 será numericamente igual a dois. Analisando, agora, um número par de fases do e- quacionamento 3.2, podemos observar (equacionamento 3.5):
(3.5)
Portanto, para um número par de fases, a proposta resultará em uma redução maior e mais significativa do que a relacionada com um número ímpar de fases, quando se comparam as equa- ções. Por exemplo, considerando-se um regulador de 3 fases de bomba de carga, a proposta aqui apresentada pode reduzir a rampa de tempo de subida em 1/3 (0,33).
Para um circuito de fase 4, a redução do tempo será de 2/4 (0,5). Por 5 fases, a redução culminará em 1/5 (0,2). Para 6, 7 e 8 fases, a redução do tempo será, respectivamente, de 1/3, 1/7 e 1/4. O diagrama de blocos da lógica de desvio é apresentado na Figura 3.6. Ele é composto por um bloco multiplicador (BM) de freqüência e um bloco de chaveamento (BS), que irão selecionar
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o sinal de saída multiplicador ou os sinais de relógio que, por sua vez, conectarão diretamente as bombas de carga, denominada de circuito de passagem (CP).
Figura 3.6 – Diagrama do BM, sendo a letra “a” para o número par e letra “b” para o ímpar.
A diferença entre (a) e (b) dos diagramas da Figura 3.6 é apenas o local onde os terminais do multiplicador da saída normal rels e saída barrada rels_b estarão ligados. Para um número par de fases, o terminal rels estará ligado a uma metade dos switches e rels_b à outra.
Para um número ímpar de fases, terminais rels e rels_b serão conectados a uma quantida- de diferente de fases, pois a divisão por dois não o permite. Por exemplo, se um regulador tem cinco fases de relógio, rels será ligado a 3 chaves e rels_b aos outros dois interruptores restantes. O bloco multiplicador consiste em uma lógica combinacional que utiliza as fases dos relógios de entrada a fim de gerar uma saída que é proporcional à frequência do número de fases. Outros tipos de multiplicadores também podem ser usados, mas, por razões de simplificação, esta lógica combinacional foi escolhida. Figura 3.7 mostra exemplos de multiplicadores de 3 e 4 fases de relógio. Outros circuitos lógicos podem ser utilizados para qualquer número de fases de relógio.
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Figura 3.7 – Exemplos de multiplicadores com 3 e 4 fases de relógio (a, b respectivamente).
A Figura 3.8 mostra a implantação da proposta para m = 5, ou seja, 5 fases de relógio dis- tintas e eqüidistantes (rel0, rel72, rel144, rel216, rel288), a lógica de controle que habilitará o caminho natural destas fases de relógio será habilitada através da porta lógica AND Ch2 quando o sinal BC_ok estiver no estado lógico “1”, quando o estado lógico do sinal BC_ok estiver em “0” o caminho oriundo da lógica multiplicadora implementada através da lógica de formação descrita na Figura 3.6 por uma XOR de três entradas propiciara que apenas um relógio denomi- nado rels propague. A mesma lógica de formação se aplica ao relógio rels_b (não mostrado).
Figura 3.8 – Esquemático para m = 5 fases do circuito BL para o regulador da figura 3.1
A simulação da proposição da Figura 3.8 pode ser vista na Figura 3.9, tendo como exem- plo 5 fases na etapa de multiplicação.
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Figura 3.9 – Simulação da proposição utilizando 5 fases.
A tabela 3.1 mostra um resumo dos dados obtidos através de simulação e de resultados de testes de laboratório do chip integrado fabricado em tecnologia SGF180 (split gate floating 180 ηm technology) que possui três fases de relógio. O sinal BC_ok do regulador BC foi detectado externamente pelo osciloscópio. O atraso de propagação do sinal habilitador H1 foi estimado por simulação elétrica entre 2 ηs como pior caso; 1.2 ηs pode ser considerado como atraso do bloco de saída.
Como podemos observar, o CI fabricado com a nova técnica apresentou um tempo de ini- cialização que é cerca de três vezes menor do que o obtido com os circuitos com BC convencio- nais.
Tabela 3.3.1 – Tempo assertivo do sinal BC_ok, convencional e o proposta em (ηs).
Número de fases 3 4 5 6 8 Convencional (t1) 1060 1060 1060 1060 1060 Simulação (t1*) 750 530 385 330 270 Razão (t1*/t1) 0,70 0,50 0,37 0,31 0,25 Res. Laboratório (t2*) - - 380 - - Razão (t2*/t1) - - 0,36 - -
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4 MELHORIA NA REDUÇÃO DA ONDULAÇÃO DE TENSÃO EM UM REGULA- DOR COM BC EMBUTIDO