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WALTER LUIS TERÇARIOL
CONTRIBUIÇÃO AO PROJETO DE CIRCUITOS INTEGRADOS DE REGULADORES DE TENSÃO COM CHARGE PUMP EM TECNOLOGIA CMOS: ACELERAÇÃO DO TEMPO DE PARTIDA, REDUÇÃO DO RIPPLE, REDUÇÃO DO EFEITO KICK-BACK
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UNIVERSIDADE ESTADUAL DE CAMPINAS
FACULDADE DE ENGENHARIA ELÉTRICA E DE COMPUTAÇÃO
WALTER LUIS TERÇARIOL
CONTRIBUIÇÃO AO PROJETO DE CIRCUITOS INTEGRADOS DE REGULADORES DE TENSÃO COM CHARGE PUMP EM TECNOLOGIA CMOS: ACELERAÇÃO DO TEMPO DE PARTIDA, REDUÇÃO DO RIPPLE, REDUÇÃO DO EFEITO KICK-BACK
E TÉCNICA INDIRETA DE MEDIDA DA TENSÃO DE SAÍDA.
Orientador: Prof. Dr. José Antonio Siqueira Dias
Tese de Doutorado apresentada ao Programa de Pós-Graduação em Engenharia Elétrica da Faculdade de Engenharia Elétrica e de Computação da Universidade Estadual de Campinas para obtenção do título de Doutor em Engenharia Elétrica, na área de concentração Eletrônica, Microeletrônica e Optoeletrônica
ESTE EXEMPLAR CORRESPONDE À VERSÃO FINAL DA TESE DEFENDIDA PELO ALUNO WALTER LUIS TERÇARIOL E ORIENTADO PELO PROF. DR. JOSE ANTONIO SIQUEIRA DIAS Assinatura do Orientador
_______________________________________________________________________
CAMPINAS 2014
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RESUMO
Este trabalho visa compilar três contribuições na melhoria dos projetos de reguladores de tensão com unidades de bombeamento de carga embutidos (células elevadoras de tensão Dickson - BC). A primeira aborda uma técnica inovadora de arranque na partida deste modulo elevador quando habilitado. Este projeto se refere à aceleração da inicialização do modulo BC, tendo como objeti-vo a diminuição do intervalo de tempo da rampa ascendente da tensão de saída Vo até atingir o nível alvo de regulação. A técnica consiste em gerenciar o aumento da freqüência do relógio de bombeamento entregue as unidades de bombeamento durante a fase de subida, quando a regula-ção estiver estabelecida o sistema se regenera voltando ao estado original de freqüência de bom-beamento natural. Uma segunda proposta inovadora de projeto é referente à homogeneização e redução da aleatoriedade da ondulação da tensão de saída Vo, referente ao regulador com o mo-dulo BC embutido, baseado em comparadores com trava, com proposta de redução do erro de comparação devido ao efeito aleatório durante o estagio de comparação comumente encontrado neste tipo de abordagem, a técnica consiste em suprimir o acoplamento capacitivo nocivo durante a fase de isolamento elétrico no processo de comparação mantendo o espelho de corrente do comparador na região de saturação. Esta técnica visa proporcionar uma redução significativa da capacitância de desacoplamento utilizada para filtragem da tensão Vo. Uma terceira e última con-tribuição é referente a uma inovadora técnica de medição indireta da tensão de saída Vo do regu-lador com módulo BC baseada em uma medida simples e precisa dos pares tensão da porta e fon-te (VPS) e correnfon-te elétrica do dreno (Idreno) de um dispositivo NMOS de alta fon-tensão adicionado de modo que duas tensões conhecidas (preestabelecidas) são aplicadas na porta do dispositivo e as respectivas correntes de dreno são mensuradas e uma terceira desconhecida (oriunda do regu-lador elevador BC) desconhecida pode ser extrapolada de forma simples. Esta técnica visa ser útil para medição de reguladores de baixa potencia pois o carregamento do regulador (Vo) é quase nulo.Todas as inovações e melhorias propostas foram analisadas em veículos de teste (silício) e com as provas de conceito, feitas em simulações elétricas.
Palavras-chave: Elevadores de tensão regulados, técnicas de redução do tempo de arranque em
reguladores de tensão, comparadores com trava, reguladores de tensão com comparadores com trava, métodos de medição de reguladores de tensão.
viii
ix ABSTRACT
This work aims to compile contributions in improving designs based on voltage regulators with voltage elevator with built-in charge pump CP. The first deals with an innovative technique rump-up this module when enabled. This project refers to the acceleration of startup the CP module, aiming at the reduction of the period of stabilization of the ramp output voltage Vo to the level of regulation target. The technique is to manage increasing the frequency of pumping clock during the phase of rump up and when the setting established the system regenerates back to the original state pumping frequency. A second innovative project proposal was made on the homo-genization and reduction of the ripple of the output voltage Vo, referring to the regulator with the |CP module, based on latch comparators , alignment error reduction proposal because of the random effect during the stage comparison commonly found in this type of approach, the tech-nique is to remove the harmful capacitive coupling during electrical isolation phase on the com-parison keeping the comparator current mirror in saturation region. This technique aims to pro-vide a significant reduction in the decoupling capacitance used for filtering the voltage Vo. A third and final contribution is related to an innovative technique of indirect measurement of the output voltage Vo of the regulator module CP, based on a simple and accurate measure of the gate voltage and couples the drain electric current of a high voltage NMOS device (Idrain and VGS) is added so that two known voltages (predetermined) are applied to the device port and the drain current thereof are measured and a third unknown (coming from the elevator controller CP) can be extrapolated. This technique aims to be useful for measuring low power regulator due to low leakage of NMOS device.
All the innovations and improvements proposed were verified in the test vehicle (silicon wafer) and the proof of concept, made by electrical simulations.
Keywords: Fast start-up charge pump, charge pump regulators, ramp-up techniques for charge pump regulator , latch comparators, kick back effect on latch comparators , indirect measure-ments, charge pump measurement techniques , ripple reduction in charge pump regulators.
xi SUMÁRIO RESUMO ... VII ABSTRACT ...IX SUMÁRIO ...XI AGRADECIMENTOS ... XV LISTA DE FIGURAS ... XVII LISTA DE TABELAS ... XIX LISTA DE ABREVIATURAS E SIGLAS ... XXI
1 INTRODUÇÃO ... 1
1.1 A BOMBA DE CARGA DE DICKSON ... 1
2 REGULADORES DE TENSÃO BASEADOS NA CÉCULA DE DICKSON ... 5
2.1 INTRODUÇÃO A TECNOLOGIA DE MEMÓRIAS “FLASH” ... 5
2.2 MODOS DE REGULAÇÃO DE TENSÃO TRADICIONAIS ... 7
3 MELHORIA NO TEMPO DE INICIALIZAÇÃO EM REGULADORES COM BC .. 10
3.1 MÉTODOS TRADICIONAIS ... 10
3.2 UM NOVO MÉTODO DE INICIALIZAÇÃO EM REGULADORES COM BC ... 12
3.3 CONCEPÇÃO DA PROPOSTA E DETALHAMENTO DO CONCEITO ... 14
4 MELHORIA NA REDUÇÃO DA ONDULAÇÃO DE TENSÃO EM UM REGULADOR COM BC EMBUTIDO ... 21
4.1 COMPARADORES COM TRAVA ... 21
4.2 O EFEITO DE SINAL ISO_B ACOPLADO ... 22
4.3 TÉCNICA PARA REDUZIR O ACOPLAMENTO... 25
5 MELHORIA NA MEDIÇÃO DE TENSÃO DE SAÍDA EM REGULADORES BC .. 30
5.1 MÉTODOS TRADICIONAIS DE MEDIDA ... 30
5.2 TÉCNICA PARA MEDIDA INDIRETA PROPOSTA E PROVA DO CONCEITO ... 31
6 CONCLUSÕES ... 35
xii
xiii
Dedico este trabalho a minha amada família, minha esposa e grande amiga Luciana, mi-nhas abençoadas filhas Julia e Laura, meu querido amigo Bob que sempre me apoiaram e incen-tivaram incondicionalmente durante todo período de criação e confecção das idéias contidas nesta dissertação.
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AGRADECIMENTOS
Agradeço ao professor doutor José Antonio Siqueira Dias pelo apoio e orientação durante todo o desenvolvimento deste trabalho, a todos os professores doutores integrantes da banca e a Unicamp por proporcionar uma sólida formação acadêmica. Agradeço a Deus por ter o privilégio de poder alcançar mais uma etapa de extrema importância em minha vida. Por fim, agradeço a toda minha família especialmente aos meus queridos pais que sempre me incentivaram nos estu-dos.
xvii
LISTA DE FIGURAS
Figura 1.1 – Modelo simplificado da célula de Dickson. ... 1
Figura 1.2 – Forma de onda para o primeiro pulso de relógio. ... 2
Figura 1.3 – Forma de onda para o segundo pulso de relógio. ... 3
Figura 1.4 – Forma de onda para o terceiro pulso de relógio ... 4
Figura 2.1 – Célula de memória (UM) com porta flutuante ... 6
Figura 2.2 – Característica VPS/ID da UM com e sem inserção de cargas na PF. ... 6
Figura 2.3 – Leitura do estado da UM através de um comparador de corrente. ... 7
Figura 2.4 – Regulador do tipo liga e desliga (“skip”) ... 8
Figura 2.5– Oscilador em anel... 9
Figura 2.6 – Forma de onda da tensão de saída VO com ondulação no modo “skip”. ... 10
Figura 3.1 – Tradicional diagrama de blocos do regulador BC com N fases de relógio. ... 11
Figura 3.2 – Comportamento da tensão VO durante inicialização do regulador com BC. ... 11
Figura 3.3 – Diagrama de tempo para N eventos de programação em uma memória FLASH ... 12
Figura 3.4 – Diagrama de blocos da melhoria proposta para inicialização (Bloco BL). ... 13
Figura 3.5 – Modelo esquemático simplificado da BC para analise. ... 14
Figura 3.6 – Diagrama do BM, sendo a letra “a” para o número par e letra “b” para o ímpar. .. 18
Figura 3.7 – Exemplos de multiplicadores com 3 e 4 fases de relógio (a, b respectivamente). 19 Figura 3.8 – Esquemático para m = 5 fases do circuito BL para o regulador da figura 3.1 ... 19
Figura 3.9 – Simulação da proposição utilizando 5 fases. ... 20
Figura 4.1 – Comparador com trava. ... 21
Figura 4.2 – Caminho de injeção de carga em um comparador com trava. ... 22
Figura 4.3 – Caminho do acoplamento de cargas Q em um comparador com trava. ... 23
Figura 4.4 – Secção transversal do transistor MOS. ... 23
Figura 4.5 – Efeito na comparação de tensão devido a injeção Q ... 25
Figura 4.6 – Proposição para redução do efeito de injeção de cargas. ... 26
Figura 4.7 – Detalhe da implementação do bloco LS (Lógica de Sobreposição) ... 27
Figura 4.8 – Diagrama de tempo dos sinais ctl1 e ctl2. ... 27
Figura 4.9 – Esquemático da implementação do circuito para redução da injeção de carga. ... 28
xviii
Figura 4.11 – Implementação da técnica de redução de injeção de carga. ... 29
Figura 5.1 – Métodos tradicionais para medidas de um regulador com BC. ... 30
Figura 5.2 – Métodos tradicionais para medidas de um regulador BC. ... 31
Figura 5.3 – Curva dos pares da raiz quadrada de Idreno por VPF para NMOS. ... 32
Figura 5.4 – ID versus VDF;ID versus VPF; Raiz quadrada de ID por VPF para o MOSFET. . 33
xix
LISTA DE TABELAS
Tabela 2.1 – Modos de regulação utilizando o modulo BC. ... 8 Tabela 3.3.1 – Tempo assertivo do sinal BC_ok, convencional e o proposta em (ηs). ... 20
xxi
LISTA DE ABREVIATURAS E SIGLAS
Vo “Output voltage” – tensão de saída.
COUT Capacitor de desacoplamento de um regulador de tensão.
Vi “Input Voltage” – tensão de entrada ou tensão de referencia. Vd1 Tensão de junção do diodo D1.
clock Pulso de relógio (rel).
Vrel Tensão do pulso de relógio (rel). RP Ondulação de tensão de saída – Ripple. FLASH Tipo de memória não volátil.
Bitcell Unidade de memória onde um “bit” de informação é armazenado. IL Corrente requisitada pela carga conectada a um regulador de tensão.
Reset “reset” Estado de inicialização (normalmente vinculado ao estado lógico “0”). skip Modo de regulação do tipo (liga/desliga).
EN Sigla do inglês “Enable” ou Habilitador. AND Porta lógica combinacional denominada tipo E XOR Porta lógica denominada OU exclusivo.
Flip-Flop Unidade básica de memória volátil utilizada em lógica seqüencial.
HCI “Hot Carrie Injection” – Fenômeno físico de injeção de portadores quentes. DC “Direct Current” – Corrente Continua (CC).
UM Unidade básica de memória FLASH (“Bitcell”).
Latch Tipo de comparador que utiliza o relógio como padrão de comparação.
BL Bloco de lógica.
PAD Circuito terminal de interface de um chip contendo circuito de proteção (ESD). ESD “Electrostatic Discharche” Descarga eletrostática.
VGS Tensão elétrica entre “gate” porta (P) e “source” fonte (F). ID(A) Corrente elétrica de dreno do dispositivo M1.
Calibration Denominação para a expressão Calibração.
PMP “Pump” expressão para denominar a bomba de carga BC.
Rint Resistência elétrica interna do caminho PAD metalização e dreno do NMOS. SGF180 Tecnologia de porta flutuante multipontual de 180 ηm.
1
1 INTRODUÇÃO
1.1 A BOMBA DE CARGA DE DICKSON
A célula de bomba de carga (BC) ou “charge pump” proposta por Dickson está mostrada na Figura 1.1 como um modelo simplificado. O diodo D1 será responsável por redirecionar a tensão Vi e impedir que uma corrente flua no sentido reverso entre os nós x (Vx) e Vi (referencia de tensão). Para efeito de cálculo simplificado o diodo D1 e D2 serão considerados ideais, D2 possui resistência série desprezível e conduzira as cargas Q proeminentes do pulso regular de Vrel ( tensão pulsante de relógio) no capacitor C1 para o capacitor C2 incrementando assim a tensão de saída Vo (direcionamento e balanceamento de cargas entre C1 e C2).
Considera-se o valor da amplitude em estado lógico “1” igual a Vi para a tensão do sinal elétrico Vrel e para o estado lógico “0” a tensão de 0V. Será considerado também o valor máxi-mo hipotético assumido por Vo de 2 vezes Vi em um intervalo de tempo que dependerá da razão entre os valores das magnitudes das capacitâncias C1 e C2, portanto, quanto maior for esta rela-ção, ou seja, C2 maior que C1 maior será o tempo de estabilização da tensão final em Vo.
A tensão Vx assumirá valores entre Vi e Vrel mais a tensão Vi (Vrel+Vi), desconsideran-do Vd1(queda de tensão no diodesconsideran-do D1). [1]
Figura 1.1 – Modelo simplificado da célula de Dickson.
A Figura 1.2 mostra a análise das formas de tensão de Vx, Vo quando o primeiro pulso Vrel é acionado (exercitado). Por C2 ser bem maior que C1 haverá um aumento discreto de C1 (Vo(P1)).
2
Figura 1.2 – Forma de onda para o primeiro pulso de relógio.
Analisando, no primeiro ciclo de relógio (Vrel), a faixa que se encontra entre 0 e T, onde a borda de pulso positivo de Vrel se dá em T/2, temos a tensão Vx igual à tensão Vi , sendo a carga acumulada Q1, no capacitor C1, e a carga Q2, acumulada no capacitor C2. As condições iniciais podem ser vistas na expressão 1.1.
rel V . i V xi V ; 1 V . 2 C 2 Q ; i V x V Vo ; 1 V . 1 C 1 Q ; i V x V (1.1)
Para o primeiro ciclo de Vrel entre a faixa de período 0 e 2T, haverá recombinação na transferência de cargas elétricas do capacitor C1 para o capacitor C2 e a tensão de saída Vo pode ser determinada na expressão 1.2. Onde Vxf representa a tensão Vx em um tempo final com rela-ção ao pulso Vrel e Vxi representa a tensão Vx em tempo inicial, o mesmo raciocínio se aplica na
analise da tensão Vo.
(1.2)
3 Para o segundo ciclo de relógio, representado na Figura 1.3 sendo T e 3T/2 a carga acu-mulada do primeiro ciclo que gerou o Vo, o instante T será a tensão de referência inicial para o segundo pulso de relógio.
Figura 1.3 – Forma de onda para o segundo pulso de relógio.
Sendo assim, levando-se em consideração as mesmas condições do primeiro ciclo, pode-mos determinar o valor de tensão de saída Vo como segue na expressão 1.3.
(1.3)
Para o terceiro ciclo de relógio, representado na Figura 1.4 como sendo o período entre 2T a 5T/2, a tensão de saída Vo do segundo pulso de relógio será a tensão de referência para o tercei-ro ciclo.
4
Figura 1.4 – Forma de onda para o terceiro pulso de relógio
A expressão 1.4 descreve o novo valor da tensão de saída Vo para o terceiro ciclo.
(1.4)
Agrupando as expressões 1.2, 1.3 e 1.4 e extrapolando para um número N de ciclos de pulsos de relógio, temos a expressão 1.5. A seguir, a série finita da tensão de saída Vo em função do parâmetro N.[5]
5
(1.5)
Sabemos que a célula de Dickson produzirá uma tensão de saída proporcional e superior à tensão Vi de referência. A assíntota de convergência será quando N tende ao infinito e duas vezes a tensão de referência Vi devido às transferências de carga da capacitância C1 para a capacitância C2. A partir dessa informação, poderemos adicionar a carga valores finitos e, então, dimensionar essas capacitâncias e a freqüência de bombeamento ou freqüência do relógio a fim de atingir, em tempo hábil, a tensão alvo que muitas vezes será a tensão de regulação considerando N estágios.
2 REGULADORES DE TENSÃO BASEADOS NA CÉCULA DE DICKSON
2.1 INTRODUÇÃO A TECNOLOGIA DE MEMÓRIAS “FLASH”
O transistor especial mostrado na Figura 2.1 é do tipo N denominado de UM (unidade de memória) e possui porta flutuante (PF) que armadilha cargas elétricas após ser submetido a um campo elétrico vertical aplicado entre a porta (P) e substrato (S) denominado de (VPS) conside-rando que uma corrente elétrica entre o Dreno (D) e Fonte (F) seja estabelecida, esse fenômeno é denominado de injeção de portadores quentes (HCI). [2]
6
Figura 2.1 – Célula de memória (UM) com porta flutuante
Esta operação fará com que a tensão de limiar Vt do transistor aumente modificando sua
característica ID por VPF, ou seja, para um mesmo VPF( tensão entre a porta e fonte ) uma cor-rente de menor amplitude será observada (célula programada) devido a diminuição de Vt (Vt1)
como mostrado na Figura 2.2. Podemos definir que o transistor estará programado após esta ten-são VPF for aplicada por um intervalo de tempo determinado que em geral para a tecnologia de 180 ηm tem em media o valor de 20 µs. A tensão limiar Vt2 representa a célula UM não
progra-mada (apagada).
Figura 2.2 – Característica VPS/ID da UM com e sem inserção de cargas na PF.
A inspeção ou leitura do estado desta célula de memória (UM) será realizado através de um comparador de corrente com duas entradas em corrente e uma saída em tensão SO (com
esta-dos lógicos definiesta-dos de “1” ou “0”), sendo uma das entradas conectadas a uma referência fixa IREF a outra conectada a uma corrente gerada pela célula de memória IUM como mostrado na
7
Figura 2.3 – Leitura do estado da UM através de um comparador de corrente.
É importante que durante a programação a tensão regulada aplicada entre a porta e subs-trato (VPS) seja constante sem ondulações e/ou variações em seu nível continuo (CC) para evitar deslocamentos da tensão de limiar deste dispositivo, pois o estado “programado” deverá se man-tido pelo menos por 10 anos respeitando uma distribuição normal estatística, quanto maior a pre-cisão e controle das variáveis das operações de programação e apagamento maiores serão as chances do Vt da UM estar posicionado na posição especificada ( Vt1 para programado e Vt2 para
apagado).
O mesmo raciocínio e procedimento com relação aos cuidados com o controle da ondula-ção da tensão de saída Vo se mantém também para o processo de apagamento que utiliza tunela-mento como fenômeno físico aplicado.
2.2 MODOS DE REGULAÇÃO DE TENSÃO TRADICIONAIS
Os reguladores de tensão possuem em seu núcleo a unidade de bombeamento de cargas de Dickson e são muito utilizados em memórias que possuem células reprogramáveis especifica-mente em tecnologia do tipo “FLASH”. Estes reguladores devem ser projetados com ondulação de tensão de saída RP baixos, pois caso esta ondulação aumente sua amplitude acarretará peque-nas variações no estado físico desta unidade de memória e poderá causar erros estatísticos de lei-tura ao longo do tempo. Existem três tipos de arquitelei-turas de modos de regulação utilizando a bomba de carga Dickson em seu núcleo com vantagens e desvantagens como mostrado na tabela 2.. [3], [4], [5].
8
Tabela 2.1 – Modos de regulação utilizando o modulo BC.
Modos Vantagens Desvantagens
Skip Resposta rápida para variações de IL , baixo consumo de energia.
Alto valor da ondulação de tensão Vo e/ou grande área de silício devido a COUT.
Linear Baixa ondulação na tensão Vo.
Resposta ao transiente da carga baixo, alto consumo de energia.
Linskip Baixa ondulação na tensão Vo,
con-sumo de energia médio. Aumento na complexidade dos circuitos.
O modo de operação “Skip” pode ser descrito como um sistema de liga/desliga, ou seja, uma chave analógica (Ch1) como descrita na Figura 2.4 controla o desligamento da unidade de bombeamento de acordo com o sinal de resposta (EN) da saída do comparador através da compa-racao das tensoes Vx oriunda de uma estrutura de realimentação dada pelo resistores (R1 e R2) e da tensao de referencia VREF. Se a tensão de saída VOUT é menor que a especificada através da
comparação das tensões Vx e VREF, os blocos multiplicadores (BC) ligam, bombeando a carga
interna para a capacitância de saída COUT e carga representada por IL aumentando assim a tensão
VO até alcançar a tensão desejada. Se a tensão é maior que a desejada, as unidades de
bombea-mento desligam através de (Ch1) e permanecerão assim até que a tensão alvo projetada seja atin-gida novamente. Por possuir um comparador linear em sua estrutura de comparação que possui em termos práticos atrasos de comparação na faixa de 10-20 ns o tempo de resposta será um pa-râmetro as ser considerado no projeto, pois neste modo a ondulação na tensão de saída VO tende a
ser maior “obrigando” o aumento do capacitor COUT e conseqüentemente causando um aumento
da área de silício.
9
No modo Linear de regulação, a tensão de entrada Vi é controlada dinamicamente. Deste
modo, a tensão será modulada a fim de atingir com mais precisão a tensão alvo desejada, poden-do muitas vezes não desligar, mantenpoden-do as unidades de bombeamento acionadas.
O modo “Linskip” nada mais é que a combinação dos dois mundos (“Skip” e Linear), unindo as vantagens de ambos.
O modo “Skip” é comumente utilizado em memórias “FLASH” devido à simplicidade descrita anteriormente, porém o fato desse tipo de regulação gerar uma flutuação grande na ten-são de saída pode acarretar problemas de confiabilidade.
Em um sistema que utiliza a célula de bombeamento BC ou qualquer outra onde se deseja uma tensão mais alta que a tensão de referência, uma ou várias unidades BC são utilizadas em paralelo e em série. Para uma maior otimização, várias fases do relógio de bombeamento são a-copladas, principalmente quando a carga requer uma corrente cc de saída IL de valores
relativa-mente grandes, exigindo, assim, uma resposta mais rápida no bombeamento.
A Figura 2.5 mostra, em detalhes, como obter essas fases distintas de relógio em um osci-lador em anel composto por um número n de inversores, sendo n um número ímpar. Obviamente, uma unidade de ganho de corrente deverá ser conectada em série com cada fase (0,1,2,..,n), a fim de se obter uma maior eficiência do sistema.
Figura 2.5– Oscilador em anel
Na Figura 2.6 é mostrado o comportamento da tensão de saída regulada VO em função do
tempo e o aparecimento da respectiva ondulação de tensão de saída que depende da velocidade resposta do comparador mostrado na figura 2.4 em modo “skip”. Por ser um fenômeno indesejá-vel e atingir valores altos esta ondulação da tensão de saída VO é reduzido muitas vezes
10
causando um aumento do tempo de inicialização do sistema, pois um número maior de pulsos de relógio será necessário até que a tensão alvo seja atingida.
Figura 2.6 – Forma de onda da tensão de saída VO com ondulação no modo “skip”.
3 MELHORIA NO TEMPO DE INICIALIZAÇÃO EM REGULADORES COM BC
3.1 MÉTODOS TRADICIONAIS
A Figura 3.1 mostra a estrutura do regulador com a unidade BC tradicional em formato de diagrama de blocos.
A unidade de bombeamento BC estará ligada até a tensão de saída Vo igual a tensao alvo ser atingida. A unidade BC será controlada pelo bloco Gerador de Relógio (Figura 2.5) descrita com N fases de relógio. Independente dos modos de operação de um regulador, esta começará a partir da tensão Vi, quando o regulador é ativado por intermédio do habilitador (H1) liberando o estado de “reset” do flip-flop. É preciso certo tempo para alcançar a tensão alvo (denominada Va ou tensão de regulação alvo). Portanto, todos os blocos alimentados por Vo terão que aguardar um tempo até que a tensão Va seja atingida.
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Figura 3.1 – Tradicional diagrama de blocos do regulador BC com N fases de relógio.
Em sistemas que utilizam memória FLASH, os circuitos de bomba de carga são utilizados para apagar, programar e até mesmo ler todas as unidades UM dentro da matriz de memória. Qualquer operação que necessite esperar que a BC atinja o seu Va irá resultar em um tempo de atraso relativamente grande de estabilização, quanto menor for Vpa (tensão de passo) maior será o tempo de estabilização representado como Δt na Figura 3.2.
Figura 3.2 – Comportamento da tensão VO durante inicialização do regulador com BC.
Cada evento de programação (PROG) descrito na Figura 3.3 é concebido para ser efetua-do em um conjunto de UM (geralmente 1 BYTE – 8 bits), ou seja oito UM serão programadas em um intervalo de tempo de 20 µs efetivos (Δt1), contudo o tempo total para ser efetuado o evento
12
de programação deverá ser acrescido o tempo de inicialização (Δt) tipicamente entre 1 a 2 µs e recuperação (Δt2) tipicamente entre 200 a 600 ηs como descrito na figura 3.3.
Figura 3.3 – Diagrama de tempo para N eventos de programação em uma memória FLASH
Descrito como a fase de rampa de subida (Δt), lentas subidas pode limitar a aplicação des-te tipo de topologia. Se um cliendes-te exige um bloco de memória FLASH que necessides-te de um des- tem-po pequeno para uma dada programação da UM, quanto maior o número de BYTES a serem pro-gramados maior será o tempo final (Δt+Δt1+Δt2), uma BC específica deve ser concebida de mo-do a permitir que esta operação de programação aconteça em um tempo menor. Quanto menor o tempo, maior é a demanda de área e energia, dada a especificação da carga e aumento da capaci-tância COUT.
3.2 UM NOVO MÉTODO DE INICIALIZAÇÃO EM REGULADORES COM BC
A proposta é ativar um caminho simples e novo de circuito de auxílio no gerenciamento da freqüência de relógio alternativo no interior do regulador com BC durante a fase de inicializa-ção com intuito de reduzir Δt, isto é, a partir de Vi até o valor Va, quando o circuito de
bombea-mento está ligado. Após ser atingido pela primeira vez, este caminho alternativo será desabilita-do, permitindo que o regulador trabalhe de acordo com suas especificações de projeto. Esta pro-posição não afeta o funcionamento normal da BC após Vo = Va.[6]
O método pretende reduzir o intervalo Δt, mostrado na Figura 3.2. Esse intervalo é redu-zido por intermédio da reorganização estrutural dos capacitores de BC. O procedimento consiste
13 em alterar a freqüência de comutação, isto é, a freqüência do chaveamento dos dispositivos do bloco multiplicador dentro do bloco de lógica (BL), mostrado na Figura 3.4, sem alterar a fre-qüência do relógio que corresponde à entrada do mesmo. Portanto, não há necessidade de redese-nhar o gerador de relógio.
Todas essas mudanças estarão ativas somente enquanto a tensão de saída Vo estiver entre Vi e Va, ou seja, enquanto o sinal BC_ok estiver em estado lógico igual a “0” a chave Ch3 estará ativada e a chave Ch2 estará desativada. Logo após a tensão de saída atingir Va, o gerador de relógio é retardado e automaticamente mudado para o funcionamento normal (ou nominal) da bomba de carga, ou seja, quando o nível lógico do sinal de BC_ok for igual a “1”, sendo assim ativando a chave Ch2 e desativando a chave Ch3.
Figura 3.4 – Diagrama de blocos da melhoria proposta para inicialização (Bloco BL).
Esta proposta de melhoria se destina a ser utilizada em todos os modos de regulação utili-zando BC, pois todos têm o mesmo comportamento incrementando tensões em suas saídas e, além disso, todos estes circuitos têm um comparador ou um amplificador operacional (opamp) em seu estágio de regulação.
Quando a bomba de carga está ativada aumentando a tensão de saída, o comparador está realinhando as bombas internas, com o objetivo de carregar o capacitor de saída.
Durante o carregamento, todos os relógios retardados são aplicados às bombas. Alterando a maneira como estes relógios são aplicados às bombas, o resultado será numa mudança no tem-po (Δt).
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A idéia dessa melhoria é multiplicar a freqüência interna e aplicar este sinal nas bombas a fim de paralelizar os capacitores da bomba. Em conseqüência, a amplitude da tensão de passo (Vpa, Figura 3.2), aumenta devido ao número de fases de relógio.
Quanto mais fases de relógio uma bomba de carga tem, mais rápido o regulador irá atingir a tensão alvo. Esta melhoria é aplicada a todos os circuitos internos a BC intercalados que tenham pelo menos três fases de relógio (rel_0deg, rel_120deg e rel_ 240deg), por exemplo.
3.3 CONCEPÇÃO DA PROPOSTA E DETALHAMENTO DO CONCEITO
A Figura 3.5 mostra o modelo esquemático cujo intuito é a analise do arranque na iniciali-zação em um módulo BC. Note que o número de células unitárias de bomba é determinado pelo número de pares de diodo/capacitor (D e Ci) contados em apenas uma linha, sendo N o número de vezes que a tensão de entrada será multiplicada. O número de capacitores intercalados é de-terminado pelo número de fases de relógio (m). De acordo com a Figura 3.5, temos N unidades de células de bombeamento e as m fases de relógio ou m capacitores de bombeamento intercala-dos.
Em operação normal, os capacitores de bomba intercalados são carregados um a um, em cada transição do relógio.
15 Se o relógio for aplicado a mais de um capacitor de bomba intercalado ao mesmo tempo, o resultado será um aumento de Vpa. Aplicando o sinal de relógio ao mesmo tempo para metade dos capacitores intercalados durante a borda de subida do relógio e aplicando a borda de descida para a outra metade, podemos quantificar o número de passos e, conseqüentemente, o Δt necessá-rio para que a tensão de saída seja Vo=Va. O equacionamento 3.1, a seguir, mostra o passo a pas-so da idéia.
(3.1)
Onde Vpa é a tensão de passo para um capacitor no BC por ciclo de relógio, Vpa* indica a tensão de passo para (m/2) capacitores no BC por ciclo de relógio, m representa o número de fases de relógio e N é o número de unidades BC.
No resultado final, o BC necessitará apenas de um pequeno número de pulsos para atingir a tensão alvo (Va). Pelo equacionamento 3.2, temos:
16
(3.2)
Onde X indica o número de passos, X* o número de passos após a implementação da pro-posta sugerida e Δt*
representa o novo intervalo de tempo de arranque após a implementação da idéia proposta. A redução de tempo observada com a implementação dessa proposta é diretamen-te proporcional ao número de fases do regulador BC.
As equações mostradas consideram o número de capacitores em paralelo, igualmente di-vididos por pulso de relógio Esta análise resulta em um número ímpar de fases de relógio, porém a proposta também pode ser implementada utilizando um número par.
Equacionamento 3.3:
(3.3)
17
(3.4)
Para um número ímpar de fases número de relógio igualmente atrasadas no tempo e con-siderando estes relógios com um ciclo de trabalho de 50%, verificaremos que dois deles trocarão seus níveis lógicos. Relógios que transitam ao mesmo tempo terão o mesmo comportamento com um único relógio aplicado. A razão para isso é que quando dois relógios mudam seus níveis ao mesmo tempo acarretam dois capacitores bombeando suas cargas normalmente. O conceito da proposta é que dois pares de capacitância bombeiem ao mesmo tempo. Com isso, o numerador da equação 3.4 será numericamente igual a dois. Analisando, agora, um número par de fases do e-quacionamento 3.2, podemos observar (ee-quacionamento 3.5):
(3.5)
Portanto, para um número par de fases, a proposta resultará em uma redução maior e mais significativa do que a relacionada com um número ímpar de fases, quando se comparam as equa-ções. Por exemplo, considerando-se um regulador de 3 fases de bomba de carga, a proposta aqui apresentada pode reduzir a rampa de tempo de subida em 1/3 (0,33).
Para um circuito de fase 4, a redução do tempo será de 2/4 (0,5). Por 5 fases, a redução culminará em 1/5 (0,2). Para 6, 7 e 8 fases, a redução do tempo será, respectivamente, de 1/3, 1/7 e 1/4. O diagrama de blocos da lógica de desvio é apresentado na Figura 3.6. Ele é composto por um bloco multiplicador (BM) de freqüência e um bloco de chaveamento (BS), que irão selecionar
18
o sinal de saída multiplicador ou os sinais de relógio que, por sua vez, conectarão diretamente as bombas de carga, denominada de circuito de passagem (CP).
Figura 3.6 – Diagrama do BM, sendo a letra “a” para o número par e letra “b” para o ímpar.
A diferença entre (a) e (b) dos diagramas da Figura 3.6 é apenas o local onde os terminais do multiplicador da saída normal rels e saída barrada rels_b estarão ligados. Para um número par de fases, o terminal rels estará ligado a uma metade dos switches e rels_b à outra.
Para um número ímpar de fases, terminais rels e rels_b serão conectados a uma quantida-de diferente quantida-de fases, pois a divisão por dois não o permite. Por exemplo, se um regulador tem cinco fases de relógio, rels será ligado a 3 chaves e rels_b aos outros dois interruptores restantes. O bloco multiplicador consiste em uma lógica combinacional que utiliza as fases dos relógios de entrada a fim de gerar uma saída que é proporcional à frequência do número de fases. Outros tipos de multiplicadores também podem ser usados, mas, por razões de simplificação, esta lógica combinacional foi escolhida. Figura 3.7 mostra exemplos de multiplicadores de 3 e 4 fases de relógio. Outros circuitos lógicos podem ser utilizados para qualquer número de fases de relógio.
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Figura 3.7 – Exemplos de multiplicadores com 3 e 4 fases de relógio (a, b respectivamente).
A Figura 3.8 mostra a implantação da proposta para m = 5, ou seja, 5 fases de relógio dis-tintas e eqüidistantes (rel0, rel72, rel144, rel216, rel288), a lógica de controle que habilitará o caminho natural destas fases de relógio será habilitada através da porta lógica AND Ch2 quando o sinal BC_ok estiver no estado lógico “1”, quando o estado lógico do sinal BC_ok estiver em “0” o caminho oriundo da lógica multiplicadora implementada através da lógica de formação descrita na Figura 3.6 por uma XOR de três entradas propiciara que apenas um relógio denomi-nado rels propague. A mesma lógica de formação se aplica ao relógio rels_b (não mostrado).
Figura 3.8 – Esquemático para m = 5 fases do circuito BL para o regulador da figura 3.1
A simulação da proposição da Figura 3.8 pode ser vista na Figura 3.9, tendo como exem-plo 5 fases na etapa de multiplicação.
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Figura 3.9 – Simulação da proposição utilizando 5 fases.
A tabela 3.1 mostra um resumo dos dados obtidos através de simulação e de resultados de testes de laboratório do chip integrado fabricado em tecnologia SGF180 (split gate floating 180 ηm technology) que possui três fases de relógio. O sinal BC_ok do regulador BC foi detectado externamente pelo osciloscópio. O atraso de propagação do sinal habilitador H1 foi estimado por simulação elétrica entre 2 ηs como pior caso; 1.2 ηs pode ser considerado como atraso do bloco de saída.
Como podemos observar, o CI fabricado com a nova técnica apresentou um tempo de ini-cialização que é cerca de três vezes menor do que o obtido com os circuitos com BC convencio-nais.
Tabela 3.3.1 – Tempo assertivo do sinal BC_ok, convencional e o proposta em (ηs).
Número de fases 3 4 5 6 8 Convencional (t1) 1060 1060 1060 1060 1060 Simulação (t1*) 750 530 385 330 270 Razão (t1*/t1) 0,70 0,50 0,37 0,31 0,25 Res. Laboratório (t2*) - - 380 - - Razão (t2*/t1) - - 0,36 - -
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4 MELHORIA NA REDUÇÃO DA ONDULAÇÃO DE TENSÃO EM UM REGULA-DOR COM BC EMBUTIDO
4.1 COMPARADORES COM TRAVA
O princípio de funcionamento deste tipo de comparador mostrado na Figura 4.1 pode ser descrito pelos seguintes passos: é aplicado um sinal chamado pré-carga ou pchg_b ativo em baixo nível lógico, já que a chave descrita é uma chave P. Ambas as tensões X e Y são ligadas ao nível alto, essa fase pode ser descrita como fase pch (fase da pré carga). M2/M5 e M4/M6 estarão na região tríodo, desde que o sinal de isolação iso_b esteja em zero [7], [8], [9].
Figura 4.1 – Comparador com trava.
Quando os sinais iso_b e pchg_b estiverem no estado alto, ou seja, em “1”, as tensões X e Y serão conduzidas pelas correntes Icmp1 e Icmp2 do estágio de pré-amplificação (estágio de comparação). Durante esta fase, M2/M5 e M4/M6 deixam a região triodo e transitam para a regi-ão de saturaçregi-ão. Assim, ambas as saídas dos comparadores estarregi-ão bem definidas quando o sinal de travamento lat for acionado, ou seja, quando for “1”. Se o sinal iso_b for para zero, podemos
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definir esse evento como fase de travamento ou fase de definição. Os transistores M2/M5 e M4/M6 estarão isolados e, conseqüentemente, retornarão para a região triodo.
4.2 O EFEITO DE SINAL ISO_B ACOPLADO
Os comparadores com trava são, em sua essência, muito mais rápidos que os comparado-res lineacomparado-res, ou seja, possuem um tempo de comparado-resposta muito menor. Porém, para que sua vantagem seja toda aproveitada, o efeito do retorno do sinal acoplado deve ser suprimido [10], [11], [12]
O fenômeno de injeção de carga é causado durante o chaveamento do sinal iso_b e segue o caminho para os pinos de entrada através de Cgs, Rds e Cgd, intrínsecos ao dispositivo M5, M2 e M7, como mostrado em destaque respectivamente na Figura 4.2
Figura 4.2 – Caminho de injeção de carga em um comparador com trava.
A Figura 4.3 mostra uma análise AC para o espelho de corrente (M1/M2 da figura 4.2) e descreve o modelo para a análise da função transferência vo/vi deste espelho quando o acopla-mento de cargas Q do sinal iso_b é aplicado no dreno do dispositivo M2 que espelha a corrente. O mesmo raciocínio cabe ao par de espelhos M3/M4.
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Figura 4.3 – Caminho do acoplamento de cargas Q em um comparador com trava.
A figura 4.4 mostra a secção transversal do transistor MOS destacando os comprimentos do canal efetivo (Leff) e de sobreposição (Lov).
Figura 4.4 – Secção transversal do transistor MOS.
As capacitâncias intrínsecas do transistor MOS variam de acordo com a polarização deste dispositivo como mostra o equacionamento 4.1.
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Para as duas possibilidades de polarização do dispositivo MOS mostrado nas figuras 4.3 e 4.4 que espelha corrente (transistor M2) podemos determinar a função transferência vo/vi. O e-quacionamento 4.2 mostra a função transferência quando transistor M2 está polarizado na região triodo.
(4.2)
Se Leff for muito maior que Lov (Leff >> Lov) temos no equacionamento 4.3 ;
0,3 vi
vo
(4.3)
O equacionamento 4.4 mostra a função transferência quando transistor M2 está polarizado na região de saturação:
(4.4)
Se Leff for muito maior que Lov (Leff >> Lov) , temos no equacionamento 4.5:
0 vi vo
(4.5)
A cada ciclo de comparação, a influência da injeção de cargas Q oriundo do acoplamento causa uma aleatoriedade na verificação feita pelo comparador com trava da figura 4.1, causando uma ondulação na tensão Vo não uniforme na saída do regulador como mostrado na Figura 4.5.
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Figura 4.5 – Efeito na comparação de tensão devido a injeção Q
Por ser indesejada, a aleatoriedade da ondulação na tensão de saída Vo induz o projetista a estabelecer por simulação qual o pior caso de pico de ondulação a ser determinada, sendo assim dificultando o confinamento deste a valores baixos. É necessária a adoção de uma solução tradi-cional utilizando o aumento da capacitância de desacoplamento e, conseqüentemente, a área de silício. Este incremento na capacitância de saída causa um efeito secundário de atraso no arran-que da tensão Vo, pois a capacidade de bombeamento não foi alterada. Contudo, aplicando-se a técnica de aceleração do item 3.3, os tempos de estabilização podem ser restabelecidos aos níveis anteriores, onde o incremento desta capacitância pode, de certa forma, ser compensado. É nítido que caso o transistor M2 e/ou M4 estiverem polarizados na região triodo uma parcela considerá-vel (30%) da amplitude da tensão aplicada em iso_b irá propagar até as entradas i+ e/ou i- cau-sando o efeito de acoplamento, porém se os mesmos estiverem sido polarizados na região de sa-turação haverá uma redução ou até mesmo supressão total (100%) deste indesejado acoplamento levando-se em conta a razão entre os comprimentos do canal Leff e Lov dos dispositivos de espe-lhamento utilizados (M2 e/ouM4).
4.3 TÉCNICA PARA REDUZIR O ACOPLAMENTO
A proposição consiste em reduzir drasticamente o ruído de injeção de carga nos compara-dores com trava apresentados no item 4.2, bloqueando efetivamente o caminho AC na injeção de carga do sinal de controle iso_b até a entrada do comparador (i+ e/ou i-). [13]
26
A idéia principal é manter, durante todo o tempo, o estágio de comparação em um estado de alta impedância para a fonte de injeção Q para que este efeito seja reduzido, mantendo os tran-sistores M2 e M4 da Figura 4.2 polarizados na região de saturação em toda fase do ciclo de com-paração. A conseqüência será uma redução de pelo menos, 90 % na injeção.
A isolação se dará por intermédio de uma chave entre os nós X, Z, Y e W, controlada por sinais complementares e sobrepostos, discriminados com ctl1 e ctl2, os quais são derivados do sinal iso_b definidos como bloco LS (Lógica de sobreposição) como mostrado na Figura 4.6.
Figura 4.6 – Proposição para redução do efeito de injeção de cargas.
A proposta do bloco LS consiste na adição de dois dispositivos M7 e M8 conectados e controlados de tal maneira que sempre um deles estará ligado, garantindo, assim, que a corrente de dreno dos dispositivos M2 e M5 nunca vá a zero e os mantendo na região de saturação, ou seja, Vdf >Vdsat visto na Figura 4.7.
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Figura 4.7 – Detalhe da implementação do bloco LS (Lógica de Sobreposição)
Os dois transistores MOSFET M11 e M14 foram adicionados com o objetivo de manter um caminho de corrente DC através dos drenos de M2 e M5, mesmo que o nó X caia durante a fase de comparação. Os MOSFET M11 e M14 funcionam como uma realimentação negativa do sinal Z, mantendo esta tensão maior que o mínimo, com o objetivo de garantir que os transistores M2 e M5 estejam sempre saturados, caso o nó X esteja indo na direção do terra quando o sinal iso_b for alto. Estes dispositivos são adicionados um entre o nó Z e Vdd e controlados pelo sinal ctl2. Um segundo é conectado da mesma maneira como descrito no esquemático do comparador original, porém controlado pelo sinal ctl1, ao invés de iso_b como mostrado na Figura 4.7.
O diagrama de tempo de ctl1 e ctl2 pode ser visto na Figura 4.8. Estes sinais são comple-mentares para garantir que um dispositivo sempre conduza. Possuem sobreposição com intuito de garantir os espelhos de corrente na região de saturação.
Figura 4.8 – Diagrama de tempo dos sinais ctl1 e ctl2.
A implementação prática dos sinais ctl1 e ctl2, bem como o esquemático final, podem ser observados na Figura 4.9.
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Figura 4.9 – Esquemático da implementação do circuito para redução da injeção de carga.
Foi feita uma simulação elétrica para provar o conceito da redução de ruído e, conseqüen-temente, a melhoria na precisão da etapa de aferição entre comparadores com trava. A simulação pode ser vista na Figura 4.10
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A simulação mostra uma redução substancial na amplitude do ruído que retorna para as entradas (- e +) do comparador com trava. Os sinais (+ e -) da esquerda (Figura 4.9) representam o comparador sendo submetido ao acoplamento proveniente do retorno de uma tensão Vo, oriun-do oriun-do bombeamento de um BC elevaoriun-dor de tensão para um comparaoriun-dor, sem a melhoria propos-ta. Os sinais (- e +) da direita (Figura 4.9) representam o comparador praticamente sem nenhum ruído, com a melhoria proposta.
Foram realizadas algumas análises em laboratório de uma implementação de silício na re-dução de ruído de acoplamento em comparadores com trava. A Figura 4.10 mostra uma forma de onda obtida em laboratório, onde se pode observar lado a lado a melhoria na homogeneidade da ondulação da tensão de saída Vo, medido com amplitude de 61.9mV. Quando a técnica foi apli-cada no mesmo gráfico, foi possível observar, também, a ondulação da tensão de saída em uma simulação, onde a ondulação mensurada foi de 87 mV, considerando as mesmas condições de contorno (IL=400uA, TEMP=27C).
Figura 4.11 – Implementação da técnica de redução de injeção de carga.
Muitas são as vantagens dessa implementação, mas a mais importante a ser ressaltada é a drástica redução da capacitância de desacoplamento, adicionada justamente para filtrar imperfei-ção da ondulaimperfei-ção da tensão de saída de um regulador baseado em células de bombeamento BC.
30
Com a adição da proposição descrita, será possível uma redução de 30 a 40% da capaci-tância de desacoplamento já que, devido à supressão quase completa da aleatoriedade. Na compa-ração, os picos de ondulação serão reduzidos.
5 MELHORIA NA MEDIÇÃO DE TENSÃO DE SAÍDA EM REGULADORES BC
5.1 MÉTODOS TRADICIONAIS DE MEDIDA
A Figura 5.1 mostra os métodos tradicionais de medida para tensões geradas por BC e re-guladas em valores bem acima das tensões de alimentação dos chips. A nomenclatura para a ten-são a ser medida é denominada Vo. [14], [15].
Basicamente, existem dois tipos bem conhecidos na indústria para tal função. Na Figura 5.1 (letra a), é indicado o método onde um seguidor de tensão S1 copia a tensão interna Vo para a tensão externa Saída. Este seguidor é implementado utilizando um amplificador operacional composto de dispositivos de alta tensão. O segundo tipo, mostrado na Figura 5.1 (letra b), é o método mais comum de medida de tensões de reguladores BC, onde a tensão interna Vo é conec-tada diretamente com o exterior do chip e implemenconec-tada por chaves de alta tensão através do PAD.
Figura 5.1 – Métodos tradicionais para medidas de um regulador com BC.
Os reguladores baseados em BC, aplicados em memórias FLASH, são configurados e pro-jetados para diferentes cargas. Um BC com baixa capacidade de corrente (baixa demanda de cor-rente CC de saída com baixa ou alta capacitância de saída) devem ser projetados levando-se em consideração alguns pontos, como descrito a seguir:
1- Cuidados especiais com o espalhamento espectral para não interferir nos componentes de outros blocos durante uma medida elétrica, devido ao funcionamento do oscilador de alta
31 frequência interno, que pode chegar a valores de dezenas de MHz. Este pode mascarar por filtragem ou atenuar a tensão de saída.
2- Isolamento elétrico com o objetivo de garantir a integridade da tensão de saída do regulador, principalmente para reguladores de baixa capacidade, onde qualquer fuga de corrente pode atenuar o sinal e, assim, mascarar a medida.
3- Tempo de amostragem da medida – em algumas aplicações, a velocidade de medida pode ser alta e o circuito utilizado para medição pode não responder em tempo hábil.
São vários os cuidados que merecem ser revisitados, porém a metodologia atual de medi-ção da tensão DUT pode infringir algum deles.
5.2 TÉCNICA PARA MEDIDA INDIRETA PROPOSTA E PROVA DO CONCEITO
A intenção da proposta é prover um método novo e preciso de medidas de tensão de saída Vo em reguladores de tensão baseados em BC ou qualquer tipo de reguladores não elevadores de tensão.
A metodologia utilizada se baseia em uma extrapolação utilizando dois pares de pontos em um eixo cartesiano, ou seja, dois pares de tensão/corrente com o objetivo de determinar um terceiro ponto. A Figura 5.2 mostra o esquemático da proposta sugerida. [15]
32
A intenção da proposta não é apenas propiciar um novo método de medida, mas também reduzir gastos de corrente, pois o dispositivo ativo introduzido para medição indireta não consu-mirá energia da fonte interna de alimentação e a redução de área de silício será efetiva. Não have-rá a necessidade da introdução do amplificador operacional e preocupações com o “offset” e a compensação podem ser abolidas.
A proposta é utilizar apenas um transistor M1 de alta tensão MOSFET N como conversor da tensão Vo em uma corrente. Na Figura 5.3 são mostrados os pares tensão e corrente em um eixo cartesiano da curva da tensão VPF pela raiz quadrada da corrente do dreno (Idreno) para duas tensões conhecidas (VPF1, VPF2) e a tensão desconhecida Vo.
Figura 5.3 – Curva dos pares da raiz quadrada de Idreno por VPF para NMOS.
As tensões aplicadas entre a porta e fonte (VPF) do transistor M1, denominadas VPF1 e VPF2, através da fonte externa V2 terão como pares, respectivamente, as correntes de dreno I-dreno1 Idreno2, provenientes da fonte externa V1, se as chaves analógicas S0 e S1 estiverem fechadas. Abrindo-se a chave S1 e fechando-se a chave S2, a tensão Vo será conectada a Porta do transistor M1, propiciando uma medida indireta de Idreno3. Para ambos os cenários, a chave S0 estará fechada.
A Figura 5.4 mostra o transistor de alta tensão NMOS na região tríodo, a saturação e a correlação entre a corrente de dreno e a relação com a modulação de VPF. Se o transistor é pola-rizado na região de saturação, a relação entre a corrente de dreno e a tensão VPS pode ser vista na relação 5.1, onde beta é uma constante dependente de tecnologia. O comprimento do canal L é muito maior que a largura do canal W com o objetivo de aumentar a impedância do caminho en-tre o dreno do dispositivo e a fonte externa de tensão V1, que podemos denominar Rint. Conside-rando este cenário, o Rint pode ser negligenciado e Idreno1 refere-se à corrente quando aplicada
33 uma tensão VPF1. O Idreno2 refere-se a uma corrente quando VPF2 é aplicado. O Idreno e VPF são baseados em uma relação quadrática linear (Figura 5.4).
Figura 5.4 – ID versus VDF;ID versus VPF; Raiz quadrada de ID por VPF para o MOSFET.
Com essas informações, será possível determinar a tensão interna do BC (Vo) VPF3 (e-quacionamento 5.1), Considerando que o dispositivo NMOS M1 esteja saturado e que as tensões VPF2 e VPF1 sejam conhecidas, podemos utilizar os seguintes passos:
34
A Figura 5.5 mostra a caracterização em silício de um BC com tensão Vo igual a 5.2V, onde a tensão VPF3 é aplicada na porta e fonte do transistor M1. As tensões VPF1 (VGS1) e VPF2 (VGS2) foram denominadas com tensões de calibração ou “calibration”. A parte inferior da curva, a cor violeta representa a tensão de calibração 1.75V e a curva azul representa a tensão de calibração 1.5V. A curva em preto mostra uma simulação elétrica considerando VPF ou VGS= 5.2V. A tensão projetada do BC e as curvas amarelo e azul representam as medidas em laborató-rio, considerando duas tensões de alimentação do sistema denominadas vddx – uma em 3.2V (amarelo) e outra em 2.7V (azul). Está demonstrado, na curva, um VPF=3.2V intermediário, me-dido e simulado para verificação de critérios de sanidade dos dados. No eixo Y a denominação ID (A) representa a corrente de dreno do dispositivo M1.
Figura 5.5 – Relações entre corrente e tensão em um NMOS obtidas em laboratório
Os pares de tensão e corrente Idreno1/VPF1 e Idreno2/VPF2 são, respectivamente, 5.28 A/1.5V e 8.1 µA/1.75V. Com isso, adotando os critérios para a extrapolação da tensão VPF3 do
35 BC interno, mediante a medição da corrente Idreno3, temos seu valor medido em 66 µA @ VDF=2V, ou seja, na região triodo 102 µA com VDF = 5.2V polarizado na região de saturação.
Ao substituirmos, na expressão 5.1, VPF3, o valor calculado será de, aproximadamente, 5.05V, onde o valor projetado foi de VPF=5.2V, incorrendo em um erro de cerca de 3%. Pela curva mostrada na Figura 5.5, é possível observar o transistor M1 polarizado na região de satura-ção para VPF menor de 3.2V, que representa a tensão máxima de alimentasatura-ção. Porém, para po-dermos manter o dispositivo M1 saturado quando a tensão de BC é aplicada na porta do disposi-tivo M1, devido a limitações externas com relação ao PAD, uma tensão interna de outro BC in-terno de 5.2 V foi redirecionada para o dreno do transistor M1 e possibilitou uma medida da cor-rente de 102 µA.
6 CONCLUSÕES
Neste trabalho foram apresentadas importantes contribuições para o estado-da-arte refe-rentes a circuitos com BC. As estruturas propostas foram testadas na totalidade utilizando simu-ladores elétricos baseados no PSPICE. Duas delas foram comprovadas e testadas em silício e se mostraram desempenho excelente, muito próximos dos obtidos nas simulações.
O circuito de aceleração do arranque em células BC é um dos exemplos de circuito que tem um apelo comercial, pois foram obtidos resultados bem consistentes em laboratório, através de um veiculo de teste implementado em silício em tecnologia CMOS de 180 ηm. As aplicações em memória do tipo FLASH têm grande apelo, pois podem ser embutidas em microcontroladores de vários tipos, que funcionam conectados a pequenas baterias de baixa capacidade.
A inovação pretende diminuir o tempo de estabilização de 1 µs para valores em torno de 250 ηs a 300 ηs, significando uma diminuição no tempo médio final de uma programação que, por exemplo, está pré-fixada em torno de 10 a 15 µs e uma redução de consumo de energia na faixa de 5 a 10% por ciclo de carga do modulo BC.
Em silício, foram apresentados excelentes resultados. A opção com cinco fases foi im-plementada e reduziu em três vezes o tempo de estabilização de regulação e, em comparação com a topologia anterior, consumiu uma energia média extra de 3%. Uma outra forma menos eficiente de diminuir o tempo de estabilização pode ser implementada aumentando-se a freqüência de
re-36
lógio da BC, porém existem limitações na frequência de corte e na eficiência dos capacitores em bombear as cargas de forma satisfatória.
Detectou-se um aumento de consumo de potencia na faixa de 12% em comparação com a técnica abordada neste trabalho, quando a frequência de bombeamento oriunda do oscilador em anel foi desativada e o controle foi feito externamente. Houve a necessidade de aumento de qua-tro vezes o valor da frequência externa para atingir o patamar de 300 ηs. Esta não correlação en-tre o aumento proporcional da frequência e a redução do tempo de estabilização deu-se, prova-velmente, devido ao projeto do circuito de ganho de corrente de entrada do PAD do chip de teste não conseguir responder nas faixas de frequência superiores aplicadas.
O circuito proposto para homogeneização e redução da ondulação de saída Vo em regula-dores BC utilizando uma redução do efeito da aleatoriedade em compararegula-dores com trava foi im-plementado em um veículo de teste e funcionou perfeitamente. Foi possível observar a redução da ondulação de tensão, ficando dentro dos parâmetros projetados, pois os estágios de compara-ção do par diferencial ficaram menos suscetíveis ao acoplamento do sinal iso_b externo e, por conseqüência, a tensão de ondulação de saída ficou homogênea.
O apelo para a implementação comercial se dá pelo fato da capacitância de desacoplamen-to, que antes era adicionada ao regulador, podendo ser reduzida pelo menos à metade, gerando uma economia de área substancial. Para termos uma ideia, um regulador utilizado no veículo de teste tinha uma capacitância de 250 ρF com ondulação (pico a pico) de 80 mV. Sem a inovação para manter o mesmo nível de ondulação a capacitância subiria para 600 a 700 ρF. Levando-se em conta que a capacitância de desacoplamento tem que ser capaz de suportar tensões altas e que capacitores integrados possuem, em sua maioria, altos níveis de tensão e densidades de capaci-tância baixos (pois são construídos em metal), pode-se ter uma noção em área de silício da redu-ção obtida.
O circuito proposto para medição de tensões internas elevadas foi implementado em um chip comercial com o objetivo de ser utilizado em teste de validação de duas BCs internos em uma memória FLASH embutida em um micro controlador de 8 bits. Em princípio, o circuito foi proposto para ser utilizado, já que o microcontrolador não possuía PAD de alta tensão disponíveis para a validação deste BC interno de 5.2V. Com isso, uma solução de baixo custo se tornou ne-cessária e imediata e a inovação proposta funcionou perfeitamente como projetado. O circuito foi implementado em tecnologia SGF180 (split gate floating 180 ηm technology).
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