Problemas de Ressonância

A ressonância em capacitores faz com que estes não tenham mais baixas impedâncias em altas freqüências. Ao invés disso, as impedâncias geralmente ficam altas. A primeira freqüência ressonante (FR) de um capacitor é uma ressonância série, dada por (3.19) [82].

LC

f

π

2

1

=

L: indutância série equivalente (Equivalent Series Inductance - ESL), mais a indutância total de qualquer terminal, mais a indutância total de quaisquer trilhas ou vias.

Uma indutância de 1nH/mm pode ser assumida para terminais e/ou trilhas de um capacitor até os pinos de alimentação do CI. A indutância fornecida pelo 0V e os planos de potência pode ser desprezada quando o capacitor está próximo de seu CI. O

desacoplamento de capacitores geralmente não é mais efetivo acima do valor de 3 vezes a sua FR, como mostra a Fig. 3.20 [82].

Fig. 3.20 – Ressonância série em capacitores de desacoplamento.

É interessante perceber que o capacitor de 100nF, mesmo sem trilhas, é praticamente inútil acima de 50MHz, apesar de que ele ainda seja utilizado em circuitos com clocks de 50MHz ou mais, onde ele não pode fazer nada para ajudar a controlar a freqüência fundamental de clock e os seus componentes harmônicos [82].

Uma grande proximidade dos planos de 0V e de potência (com suas baixas indutâncias internas e de conexão) podem fornecer uma capacitância sem nenhuma FR abaixo de 1GHz. Dois planos separados por 0,15mm em uma PCI com FR4 (um dielétrico típico em PCI’s) fornece aproximadamente 23pF/cm2 _{de capacitância de RF}

de ótima qualidade. Um bom desacoplamento de 10 a 1000MHz pode ser obtido pela combinação de planos de 0V e de potência adjacentes com capacitores SMD cerâmicos. Os capacitores cerâmicos tipo COG ou NPO são os melhores. Algumas vezes é necessário se ter dois valores diferentes de capacitância (por exemplo, 100nF e 1nF) [82].

As ligações de baixa indutância nos pinos de potência do CI e os capacitores de desacoplamento para seus planos são essenciais, e os capacitores devem ser posicionados próximos ao seu respectivo CI. A prática comum de fazer uma trilha do pino de potência do CI até o capacitor de desacoplamento, e somente então ligá-lo ao plano, não é o melhor uso para a capacitância do plano.

Quando dois capacitores estão conectados em paralelo, um fator de qualidade “Q” elevado (um pico) de alta impedância, devido a uma ressonância, é criado e pode comprometer a impedância nesta freqüência. Isso é facilmente solucionado em PCI’s que têm uma dúzia ou mais de capacitores de desacoplamento, porque para toda ressonância aguda há vários caminhos alternativos com baixa impedância para que a corrente seja absorvida. Pode ser uma boa idéia ajustar capacitores de desacoplamento de 10 a 100nF em áreas extensas dos planos que estejam isentas de CI’s, para colaborar nesse processo. As ressonâncias paralelas têm picos muito agudos e freqüentemente não correspondem a nenhum componente harmônico. A não ser que se saiba de antemão quais ressonâncias irão ocorrer para uma nova PCI (e que ninguém irá alterar suas freqüências de clock) é arriscado ignorar seu potencial de gerar problemas [82].

Os problemas de ressonância paralela são os mais prováveis de ocorrer onde somente poucos capacitores de desacoplamento são utilizados, por exemplo, onde uma pequena área de circuito seja alimentada por um plano de potência dedicado. Ele pode ser controlado pelo ajuste de um resistor de baixo valor (≅ 1Ω) ou de um pequeno bead4 _{de ferrita (de preferência SMD) em série com um terminal dos} capacitores de capacitância elevada. Alternativamente, pode se adicionar vários outros capacitores com valores diferentes.

A mudança brusca da impedância característica nas extremidades de planos paralelos da PCI cria ressonâncias nos múltiplos inteiros de meio comprimento de onda. Por exemplo, a primeira ressonância para um comprimento ou largura de 150mm seria em torno da freqüência de 500MHz para uma PCI vazia, decaindo na freqüência à medida que a PCI seja carregada com capacitores de desacoplamento (que reduzem a velocidade de propagação nos planos). Essa era a razão da recomendação de se usar formas não retangulares (razões não triviais de largura x comprimento) em uma seção anterior. As impedâncias altas resultantes em várias áreas da PCI podem ser controladas pela disposição de vários capacitores de desacoplamento, portanto só haverá probabilidade de ocorrer problemas se o circuito for operado em altas freqüências, com planos largos e com poucos capacitores de desacoplamento. Existe uma recomendação para se utilizar capacitores de 1 a 10nF nas extremidades dos planos, para ajudar a reduzir estes efeitos [83].

A Fig. 3.21 mostra um gráfico, no domínio do tempo, demonstrando como um bom desacoplamento da alimentação funciona. A corrente transitória, no seu primeiro nanossegundo, somente pode ser fornecida pela capacitância [0V/plano de potência],

e a corrente, de 1 a 3ns, é fornecida por capacitores cerâmicos SMD de até 10nF localizados na proximidade [82].

Fig. 3.21. – Desacoplamento da fonte de alimentação (exemplo)

Os capacitores de 10nF somente são capazes de contribuir à demanda de corrente após, pelo menos, 3ns. Os capacitores eletrolíticos (tântalo) somente fornecem uma corrente significativa após 20ns, mesmo se estiverem próximos (dielétricos não cerâmicos e eletrolíticos são lentos ao responder a uma demanda transitória de corrente devido aos efeitos dielétricos de absorção, também conhecidos como memória dielétrica ou relaxação dielétrica).

Existe um processo de manufatura de PCI’s que usa um dielétrico especial entre os planos de [0V/plano de potência] para aumentar a sua capacitância e eliminar a necessidade da maioria dos valores pequenos de capacitores de desacoplamento. Capacitores de desacoplamento de três terminais, ou feedthrough, com tecnologia SMD, têm uma FR muito mais elevada do que os capacitores regulares de dois terminais, mas são mais caros. Há também capacitores laminares feitos para se ajustar embaixo de CI’s com terminais.