A.4 Mascaramento de Bytes
5.2 Sugest˜oes para Trabalhos Futuros
Sugere-se para pesquisa em trabalhos futuros:
• Implementar uma rede de interconex˜ao a fim de desonerar os processadores do overhead de comunica¸c˜ao e reduzir a concorrˆencia pela SDRAM;
• Desenvolver n´ucleos processadores especializados atrav´es da adi¸c˜ao de instru¸c˜oes es- peciais adicionais (produto escalar, seno e arco-tangente) o que pode vir a ser um co-processador espec´ıfico para rob´otica;
• Desenvolver perif´ericos espec´ıficos para rob´otica de f´acil integra¸c˜ao ao Nios II (contro- ladores PWM, por exemplo);
5.2. SUGEST ˜OES PARA TRABALHOS FUTUROS 81 • Implementar um algoritmo paralelo de controle robˆo por busca heur´ıstica;
• Estudar estrat´egias de paraleliza¸c˜ao de algoritmos de controle de robˆos e sua imple- menta¸c˜ao no SMM-4;
• Avaliar o desempenho de um sistema de controle de robˆos implementado sobre a arqui- tetura proposta;
• Comparar os resultados obtidos neste trabalho com implementa¸c˜oes paralelas em outros modelos de FPGA, como a fam´ılia Stratix ou mesmo FPGAs de outros fabricantes.
Referˆencias Bibliogr´aficas
AGRAWAL, O.; CHENG, C. CPLD with multi-function blocks and distributed memory. Apr 2005. US Patent 6,879,182.
AKL, S. G. Parallel computation: models and methods. [S.l.]: Prentice-Hall, Inc. Upper Saddle River, NJ, USA, 1997.
ALTERA. About Us. 2007. Online. Acesso em: 20 mar. 2007. Dispon´ıvel em: <http://www.altera.com/corporate/about_us/abt-index.html>.
. Altera Literature. 2007. Online. Dispon´ıvel em: <http://www.altera.com/ literature/lit-index.html>.
. Buy On-line. 2007. Online. Acesso em: 10 mai. 2007. Dispon´ıvel em: <http: //www.buyaltera.com>.
. Cyclone II Device Handbook. [S.l.], Feb 2007. v. 1. Dispon´ıvel em: <http: //www.altera.com/literature/hb/cyc2/cyc2_cii5v1_01.pdf>.
. Jitter on PLL Clocks. 2007. Online. Acesso em: mai. 2007. Dispon´ıvel em: <http://www.altera.com/support/devices/pll_clock/jitter/pll-jitter.html>. AMDAHL, G. Validity of the single processor approach to achieving large-scale computing capabilities. In: AFIPS Conference Proceedings. [S.l.: s.n.], 1967. p. 483–485.
ARAG ˜AO, A. C. O. S.; ALMEIDA-JR, C. R. P.; MARQUES, E. Uma arquitetura reconfigur´avel dinamicamente dedicada ao controle de robˆos m´oveis. In: Simp´osio Latino Americano em Aplica¸c˜oes de L´ogica Program´avel e Processadores Digitais de Sinais em Processamento de V´ıdeo, Vis˜ao Computacional e Rob´otica (SLALP 2004). S˜ao Carlos: [s.n.], 2004. v. 1, p. 1–10.
ARA ´UJO, M. T. R. de. Sistema H´ıbrido Multicontrolado. Disserta¸c˜ao (Mestrado) — Universidade Federal do Maranh˜ao, S˜ao Lu´ıs, MA, Brasil, 1999.
ARM. Benchmarking with ARMulator. [S.l.], 2002. Dispon´ıvel em: <http://infocenter. arm.com/help/topic/com.arm.doc.dai0093a/DAI0093A_benchmarking_appsnote.pdf>. ARTIS, H. Quantifying Multiprocessor Overheads. Proceedings of CMG Conference, 1991. BALCH, M. Complete Digital Design:: a Comprehensive Guide to Digital Electronics and Computer System Architecture. 1. ed. [S.l.]: McGraw-Hill Professional, 2003.
84 REFERˆENCIAS BIBLIOGR ´AFICAS BENINI, L.; MICHELI, G. D. Networks on chips: a new SoC paradigm. Computer, v. 35, n. 1, p. 70–78, 2002.
BISHOP, R. H. (Ed.). The Mechatronics Handbook. [S.l.]: CRC Press LLC, 2002. BROWN, S.; ROSE, J. FPGA and CPLD architectures: A tutorial. IEEE Des. Test, IEEE Computer Society Press, Los Alamitos, CA, USA, v. 13, n. 2, p. 42–57, 1996. ISSN 0740-7475.
CARRIJO, E.; PAIVA, J. de. Processamento paralelo aplicado em an´alise n˜ao linear de cascas. Tese (Doutorado) — Escola de Engenharia de S˜ao Carlos - USP, S˜ao Carlos, SP, Brasil, 2001.
CHOW, W. T.; HENRICH, W. H. Storage Matrix. USA: [s.n.], Apr 1962. US Patent 3028659.
CONSTANCIAS, C. Emission d’´electrons par effet de champ `a partir de micropointes pour ´ecrans plats: simulations, caract´erisations et confrontations exp´erimentales. Tese (Doutorado) — Universit´e Joseph Fourier, Grenoble I, France, 1998.
DALLAS. Dual Port RAM. 2001. Online. Dallas Semiconductor. Application Note 62. Dispon´ıvel em: <http://www.maxim-ic.com/appnotes.cfm/appnote_number/62>. DERENSON, D.; EST´EVES, N.; LIPSON, H. Hardware evolution of analog circuits for in-situ robotic fault-recovery. Evolvable Hardware, 2005. Proceedings. 2005 NASA/DoD Conference on, p. 12–19, 2005.
DIAS, M. A. Controlador program´avel a multimicroprocessadores para controle hier´arquico de robˆos. Disserta¸c˜ao (Mestrado) — Faculdade de Engenharia El´etrica e de Computa¸c˜ao - UNICAMP, 1991.
DONGARRA, J. et al. (Ed.). Sourcebook of Parallel Computing. San Francisco, CA: Morgan Kaufmann, 2003.
DUNCAN, R. A survey of parallel computer architectures. Computer, v. 23, n. 2, p. 5–16, 1990.
EL-REWINI, H.; ABD-EL-BARR, M. Advanced Computer Architecture and Parallel Processing. New Jersey: Wiley Hoboken, 2005.
FAZANARO, F. I. Estudos e Implementa¸c˜oes de Dinˆamica Ca´otica Utilizando Dispositivos Anal´ogicos Reconfigur´aveis. Disserta¸c˜ao (Mestrado) — Faculdade de Engenharia El´etrica e de Computa¸c˜ao - UNICAMP, Campinas, SP, Brasil, 2007. Em desenvolvimento.
FEATHERSTONE, R.; ORIN, D. Robot dynamics: equations and algorithms. Robotics and Automation, v. 1, n. 1, p. 826–834, 2000.
FLYNN, M. Some computer organizations and their effectiveness. IEEE Transactions on Computers, v. 21, n. 9, p. 948–960, 1972.
FPGA and Structured ASIC Journal. 2007. Online. Acesso em: mar. 2007. Dispon´ıvel em: <http://www.fundinguniverse.com/company-histories/ Altera-Corporation-Company-History.html>.
FREIRE, E. O. Controle de robˆos m´oveis por fus˜ao de sinais de controle usando filtro de informa¸c˜ao descentralizado. Tese (Doutorado) — Universidade Federal do Esp´ırito Santo, Vit´oria, ES, Brasil, 2002.
GERICOTA, M. G. de O. Metodologias de teste para FPGAs (Field Programmable Gate Arrays) integradas em sistemas reconfigur´aveis. Tese (Doutorado) — Universidade do Porto, 2003.
GOCKLEY, R.; SIMMONS, R.; FORLIZZI, J. Modeling affect in socially interactive robots. Proceedings of the 15th IEEE International Symposium on Robot and Human Interactive
Communication, p. 558–563, Sep 2006.
GRAMA, A. et al. Introduction to Parallel Computing. 2. ed. [S.l.]: Addison Wesley, 2003. GREENE, J.; HAMDY, E.; BEAL, S. Antifuse field programmable gate arrays. Proceedings of the IEEE, v. 81, n. 7, p. 1042–1056, 1993.
GUARDIA-FILHO, L. E. Sistema para controle de m´aquinas robotizadas utilizando dispositivos l´ogicos program´aveis. Disserta¸c˜ao (Mestrado) — Faculdade de Engenharia El´etrica e de Computa¸c˜ao - UNICAMP, Campinas, SP, Brasil, 2005.
GUARDIA-FILHO, L. E.; NICOLATO, F.; MADRID, M. K. Hardware implementation of transcendental functions using programmable logic devices. In: VI Induscon. IEEE Conference Proceeding. Joinville-SC: [s.n.], 2004.
GUNTHER, N. A new interpretation of Amdahl’s law and geometric scalability. Arxiv preprint cs.DC/0210017, 2002.
GUSTAFSON, J.; MONTRY, G.; BENNER, R. Development of parallel methods for a 1024-processor hypercube. SIAM J. SCI. STAT. COMPUT., v. 9, n. 4, p. 609–638, 1988. GUSTAFSON, J. L. Reevaluating Amdahl’s law. Communications of the ACM, ACM Press New York, NY, USA, v. 31, n. 5, p. 532–533, 1988.
HAMMOND, L.; NAYFEH, B. A.; OLUKOTUN, K. A single-chip multiprocessor. Computer, v. 30, p. 79–85, Sep 1997.
HENNESSY, J. L.; PATTERSON, D. A. Computer Architecture: A Quantitative Approach. 3. ed. [S.l.]: Morgan Kaufmann, 2003.
HINTON, G. et al. The microarchitecture of the pentium 4 processor. Intel Technology Journal, Q1, 2001.
HIRAI, S. et al. FPGA-based realtime vision system. Journal of Robotics and Mechatronics, v. 17, n. 4, p. 1, 2005.
86 REFERˆENCIAS BIBLIOGR ´AFICAS HOHMANN, L. Beyond Software Architecture: creating and sustaining winning solutions. [S.l.]: Addison-Wesley Professional, 2003.
HONDA. ASIMO. Mar 2007. Online. Acesso em: 5 mar. 2007. Dispon´ıvel em: <http://world.honda.com/ASIMO/>.
INABA, M. et al. A platform for robotics research based on the remote-brained robot approach. The International Journal of Robotics Research, v. 19, n. 10, p. 933–954, Oct 2000.
JUNGBECK, M. Implementa¸c˜ao de controladores neurais de Kim-Lewis-Dawson com parˆametros otimizados por algoritmos gen´eticos. Disserta¸c˜ao (Mestrado) — Faculdade de Engenharia El´etrica e de Computa¸c˜ao - UNICAMP, Campinas, SP, Brasil, 2001.
KARP, A.; FLATT, H. Measuring parallel processor performance. Communications of the ACM, ACM Press New York, NY, USA, v. 33, n. 5, p. 539–543, 1990.
KOHONEN, T. Content-Addressable Memories. 2. ed. New Jersey: Springer-Verlag, 1987. KONOLIGE, K. et al. Centibots: Very large scale distributed robotic teams. Experimental Robotics: The 9th International Symposium, Springer Tracts in Advanced Robotics (STAR).
Springer-Verlag, 2005.
KUMAR, V.; GUPTA, A. Analyzing scalability of parallel algorithms and architectures. Journal of Parallel and Distributed Computing, v. 22, n. 3, p. 379–391, 1994.
LAPLANTE, P. A. Real-Time Systems Design and Analysis. 3. ed. NJ, USA: IEEE Press, John Wiley & Sons, 2004.
LATTICE SEMICONDUCTOR CORP. Specifications GAL22v10. [S.l.], Dec 2006.
LONGBOTTOM, R. Roy Longbottom’s PC Benchmark Collection. 2007. Online. Acesso em ago. 2007. Dispon´ıvel em: <http://homepage.virgin.net/roy.longbottom/>.
MADRID, M. K. Controle de Trajet´orias Cont´ınuas por Seccionamento em Sub-Trejet´orias Usando Inteligˆencia Artificial num Robˆo Multi-Tarefas. Tese (Doutorado) — Faculdade de Engenharia El´etrica e de Computa¸c˜ao - UNICAMP, Campinas, SP, Brasil, 1994.
MAGGS, B.; MATHESON, L.; TARJAN, R. Models of parallel computation: a survey and synthesis. System Sciences, 1995. vol. 2. Proceedings of the Twenty-Eighth Hawaii International Conference on, v. 2, 1995.
MANNERS, D. Altera moves into 65nm with Cyclone III. electronicsweekly.com, ED Online ID 15194, Mar 2007. Acesso em: mai. 2007. Dispon´ıvel em: <http: //www.electronicsweekly.com/Articles/2007/03/19/40996/Altera+moves+into+ 65nm+with+Cyclone+III.htm>.
MCGALLIARD, J. Case study of table-top sizing with workload-specific estimates of the multiprocessor effect. proceedings of CMG Conference, 1995.
MELVILLE, H. The Bell-Tower. In: The Piazza Tales. New York: Dix, Edwards & Co., 1856.
MOORE, G. E. Cramming more components onto integrated circuits. Electronics Magazine, v. 38, n. 8, p. 114–117, Apr 1965.
MOSHER, R.; KIRK, B. High-density FPGA-to-ASIC conversions using structured ASIC: Fills the gap. FPGA and Structured ASIC Journal, 2007. Acesso em ago. 2007. Dispon´ıvel em: <http://www.fpgajournal.com/articles_2005/20050301_ami.htm>.
MUNDEN, R. ASIC and FPGA Verification: a guide to component modeling. [S.l.]: Morgan Kaufmann, 2005.
NAKAMURA Suzuki Lab. 2005. Online. Acesso em jun. 2007. Dispon´ıvel em: <http://www.archi.is.tohoku.ac.jp/english/research-e.html>.
NICOLATO, F. Estudo e Implementa¸c˜ao de um M´etodo de Cinem´atica Inversa Baseado em Busca Heur´ıstica para Robˆos Manipuladores: Aplica¸c˜ao em Robˆos Redundantes e Controle Servo Visual. Tese (Doutorado) — Faculdade de Engenharia El´etrica e de Computa¸c˜ao - UNICAMP, Campinas, SP, Brasil, Jun 2007.
NIGAM, R.; LEE, C. S. G. A multiprocessor-based controller for the control of mechanical manipulators. Robotics and Automation, IEEE Journal of [legacy, pre-1988], v. 1, n. 4, p. 173–182, 1985.
NOGUEIRA, R. G. T´ecnicas alternativas de reconhecimento de caos em sistemas com dinˆamica complexa. Disserta¸c˜ao (Mestrado) — Faculdade de Engenharia El´etrica e de Computa¸c˜ao - UNICAMP, 2001.
PAGIAMTZIS, K.; SHEIKHOLESLAMI, A. Content-Addressable Memory (CAM) Circuits and Architectures: A Tutorial and Survey. Solid-State Circuits, IEEE Journal of, v. 41, n. 3, p. 712–727, 2006.
PATTERSON, D. A.; HENNESSY, J. L. Computer Organization and Design: The Hardware/Software Interface. 2. ed. [S.l.]: Morgan Kaufmann, 1997.
PELLERIN, D.; HOLLEY, M. Practical design using programmable logic. [S.l.]: Prentice Hall Englewood Cliffs, NJ, 1991.
REISER, C. et al. Dynamically reconfigurable analog/digital hardware implementation using FPGA and FPAA technologies. Journal of Circuits, Systems and Computers, World Scientific Publisher, Oct 1998.
RISTELHUEBER, R. AMD Selling Vantis to Lattice. Electronic News, p. 1, Apr. 26 1999. RITTER, H. et al. Neural architectures for robot intelligence. Reviews in the Neurosciences, v. 14, n. 1–2, p. 121–143, 2003.
ROBOTICS Online. 2007. Online. Acesso em ago. 2007. Dispon´ıvel em: <http: //www.roboticsonline.com/>.
88 REFERˆENCIAS BIBLIOGR ´AFICAS ROSAS, R. R. Uma estrutura para o desenvolvimento de aplica¸c˜oes de rob´otica m´ovel em tempo-real. Disserta¸c˜ao (Mestrado) — Universidade Federal do Esp´ırito Santo, Vit´oria, ES, Brasil, 2006.
SATAVA, R. Telesurgery, robotics, and the future of telemedicine. European Surgery, Springer, v. 37, n. 5, p. 304–307, 2005.
SHI, Y. Reevaluating Amdahl’s Law and Gustafson’s Law. Computer Sciences Department, Temple University (MS: 38-24), Oct, 1996.
SILVA, H. R. T. et al. Proposta de uma arquitetura multiprocessada baseada no processador softcore Nios II da Altera. In: Simp´osio Latino Americano em Aplica¸c˜oes de L´ogica Program´avel e Processadores Digitais de Sinais em Processamento de V´ıdeo, Vis˜ao Computacional e Rob´otica (SLALP 2004), S˜ao Carlos. [S.l.: s.n.], 2004. v. 1, p. 1–10. SILVEIRA-FILHO, G. F. da. Controle servo visual de ve´ıculos rob´oticos a´ereos. Disserta¸c˜ao (Mestrado) — Faculdade de Engenharia El´etrica e de Computa¸c˜ao - UNICAMP, Campinas, SP, Brasil, 2002.
STALLINGS, W. Computer organization and architecture. [S.l.]: Prentice-Hall, Inc. Upper Saddle River, NJ, USA, 2000.
STEINMETZ, R. Human perception of jitter and media synchronization. IEEE Journal on Selected Areas in Communications, v. 14, n. 1, p. 61–72, Jan 1996.
SUBRAMAINAN, S. A Methodology for Mapping Networking Applications to Multiprocessor- FPGA Configurable Computing Systems. Tese (PhD Thesis) — North Carolina State University, Raleigh, NC, USA, 2003.
TANENBAUM, A. Computer Networks. [S.l.]: Prentice Hall PTR, 2002.
TOCCI, R. J.; WIDMER, N. S. Sistemas Digitais: princ´ıpios e aplica¸c˜oes. 8. ed. S˜ao Paulo: Prentice Hall, 2003.
TOP500 Project. 2007. Online. Acesso em jun. 2007. Dispon´ıvel em: <http: //www.top500.org/>.
WEICKER, R. P. Dhrystone: a synthetic systems programming benchmark. Communications of ACM, ACM Press, New York, NY, USA, v. 27, n. 10, p. 1013–1030, 1984. ISSN 0001-0782.
. Dhrystone benchmark: rationale for version 2 and measurement rules. ACM SIGPLAN Notices, ACM Press, New York, NY, USA, v. 23, n. 8, p. 49–62, 1988. ISSN 0362-1340.
WONG, W. Divide and conquer: On-chip hardware adjuncts accelerate MCUs. Electronic Design, v. 52, n. 18, p. 59–60, 2004. Acesso em jun. 2007. Dispon´ıvel em: <http://elecdesign.com/Articles/Print.cfm?ArticleID=8575>.
XILINX. Documentation and Literature. 2007. Online. Acesso em: mar. 2007. Dispon´ıvel em: <http://www.xilinx.com/support/library.htm>.
. Our History. 2007. Online. Acesso em: 13 mar. 2007. Dispon´ıvel em: <http: //www.xilinx.com/company/history.htm>.
YAMANE, K. et al. Parallel dynamics computation and H acceleration control of parallel manipulators for acceleration display. Journal of Dynamic Systems, Measurement, and Control, ASME, v. 127, p. 185, 2005.
YAMASAKI, N. Responsive processor for parallel/distributed real-time control. Intelligent Robots and Systems, 2001. Proceedings. 2001 IEEE/RSJ International Conference on, v. 3, 2001.
ZHANG, H.; PAUL, R. A parallel inverse kinematics solution for robot manipulators basedon multiprocessing and linear extrapolation. Robotics and Automation, IEEE Transactions on, v. 7, n. 5, p. 660–669, 1991.
ZHAO, J. et al. Inverse dynamics approach to real time optimal control of robots. Advances in the Astronautical Sciences, v. 120, p. 1023–1042, 2005.
91
Apˆendice A
Tecnologia Cyclone II
No desenvolvimento deste projeto foram utilizados dispositivos da Altera de duas fam´ılias: Cyclone e Cyclone II. O FPGA da fam´ılia Cyclone foi utilizado em uma placa-prot´otipo desenvolvida no LSMR para aplica¸c˜oes rob´oticas (GUARDIA-FILHO, 2005). A maior parte dos testes, contudo, foi realizada utilizando um produto da fam´ılia Cyclone II que, por esta raz˜ao, foi escolhido para ser descrito aqui em maiores detalhes. Ser´a feita uma an´alise descritiva da fam´ılia Cyclone II e, em seguida, um resumo das caracter´ısticas particulares do EP2C35 por ser este o chip presente na placa de desenvolvimento utilizada.
A.1
Vis˜ao Geral
Os Cyclones II s˜ao fabricados sobre wafers de 300 mm usando processo de fabrica¸c˜ao de 90 nm com diel´etrico de baixo k (constante diel´etrica) da TSMC (Taiwan Semiconductor Ma- nufacturing Company)1. Esta t´ecnica, segundo o fabricante, garante r´apida disponibilidade
e baixo custo (ALTERA, 2007b). Os dispositivos Cyclone II s˜ao oferecidos com speed grade de -6, -7 e -8 (vide se¸c˜ao 2.3). O encapsulamento ´e feito usando tecnologia Wirebond™ e a tens˜ao de nominal de alimenta¸c˜ao ´e de 1,2 V. Eles suportam o processador softcore Nios II, que permite a implementa¸c˜ao de solu¸c˜oes customizadas de processamento embutido.
As caracter´ısticas gerais dos dispositivos Cyclone II est˜ao listadas abaixo: Arquitetura de Alta Densidade
•Blocos de mem´oria M4K;
•At´e 1,1 Mb de RAM dispon´ıvel sem redu¸c˜ao da disponibilidade l´ogica; •4.096 bits de mem´oria por bloco (incluindo 512 bits de paridade);
•Configura¸c˜ao de portas vari´avel de x1, x2, x4, x8, x9, x16, x18, x32 e x36;
1
A Altera lan¸cou a terceira gera¸c˜ao da fam´ılia Cyclone, Cyclone III, que usa processo de fabrica¸c˜ao de 65nm. Sua produ¸c˜ao em larga escala estaria prevista para agosto de 2007 (MANNERS, 2007).
•Opera¸c˜ao de porta dupla real (true dual-port) nos modos x1, x2, x4, x8, x9, x16 e x18; •Mascaramento de dados de entrada durante escrita;
•Opera¸c˜ao em freq¨uˆencias de at´e 260 MHz (speed grade -6). Multiplicadores Embutidos
•At´e 150 multiplicadores de 18x18 bits que podem ser configurados, cada um, como dois multiplicadores de 9x9 bits com performance de at´e 250 MHz;
•Registradores de entrada e sa´ıda opcionais. Suporte Avan¸cado a E/S
•Suporte a padr˜oes de E/S diferencial de alta velocidade incluindo LVDS, RSDS, mini- LVDS, LVPECL, HSTL diferencial e SSTL diferencial;
•Suporte a padr˜oes de E/S de uma ´unica termina¸c˜ao incluindo SSTL classes I e II de 2,5 V e 1,8 V; HSTL classes I e II de 1,8 V e 1,5 V; PCI e PCI-X de 3,3 V; LVCMOS 1,0 V, 3,3 V, 2,5 V, 1,8 V e 1,5 V; e LVTTL de 3,3 V, 2,5 V e 1,8 V;
•Interfaces compat´ıveis com a especifica¸c˜ao de barramento local PCI Rev.3 para 3,3 V a 33 ou 66 MHz para 32 ou 64 bits;
•Compatibilidade com as especifica¸c˜oes do padr˜ao PCI-X 1.0 de 133 MHz;
•Suporte para mem´oria externa de alta velocidade (at´e 668 Mbps) incluindo DDR, DDR2, SDR SDRAM e QDRII SRAM;
•Trˆes registradores dedicados para cada IOE (Input/Output Element - Elemento de Entrada/Sa´ıda): um registrador de entrada, um registrador de sa´ıda e um registrador habilitador de sa´ıda;
•Bus-hold program´avel;
•Atrasos dos pinos de IOE program´aveis; •Suporte a interfaces com padr˜ao MultiVolt™; •Suporte a opera¸c˜ao hot-socketing.
Sistema de Gerenciamento de Clock Flex´ıvel
•Rede de clock hier´arquica para performance de at´e 402,5 MHz;
•At´e quatro PLLs por dispositivo permitindo multiplica¸c˜ao e divis˜ao de clock, desloca- mento de fase, ciclo de trabalho (duty cycle) program´avel e sa´ıdas de clock externas permitindo gerenciamento de clock em n´ıvel de sistema;
A.1. VIS ˜AO GERAL 93 Dispositivo Colunas LAB Linhas LAB LEs PLLs Blocos de Mem´oria M4K Blocos de Multiplicadores Embutidos EP2C5 24 13 4.608 2 26 13 EP2C8 30 18 8.256 2 36 18 EP2C15 46 26 14.448 4 52 26 EP2C20 46 26 18.752 4 52 26 EP2C35 60 35 33.216 4 105 35 EP2C50 74 43 50.528 4 129 86 EP2C70 86 50 68.416 4 250 150
Tabela A.1: Recursos dos elementos da fam´ılia Cyclone II (ALTERA, 2007d) Configura¸c˜ao do Dispositivo
•Configura¸c˜ao serial r´apida: permite tempos de configura¸c˜ao menores que 100ms; •Descompress˜ao: permitindo armazenamento de arquivos de configura¸c˜ao menores e
menor tempo de configura¸c˜ao;
•M´ultiplos modos de configura¸c˜ao: serial ativo, serial passivo e configura¸c˜ao baseada em JTAG (IEEE 1149.1);
•Permite configura¸c˜ao a partir de dispositivos de configura¸c˜ao seriais de baixo custo; •Suporte a dispositivos de configura¸c˜ao com m´ultiplas tens˜oes (3,3 V, 2,5 V ou 1,8 V). Propriedade Intelectual
•Suporte a megafun¸c˜oes e fun¸c˜oes MegaCore da Altera e ao programa AMPP (Altera Megafunctions Partners Program) fornecendo uma ampla gama de processadores em- butidos, interfaces on-chip e off-chip, fun¸c˜oes de perif´ericos, DSP, comunica¸c˜oes e pro- tocolos;
•Suporte ao processador embutido Nios II.
A fam´ılia Cyclone II possui dispositivos com capacidades l´ogicas que variam de 4.608 a 68.416 elementos l´ogicos e representam a linha de baixo custo da Altera (em m´edia US$ 2,5 para cada mil elementos l´ogicos) com pre¸cos2 variando entre US$ 12,80 e US$ 384,00
dependendo do modelo (ALTERA, 2007b).
A tabela A.1 apresenta um comparativo entre os principais recursos dispon´ıveis nos dis- positivos Cyclone II: capacidade l´ogica (medida em elementos l´ogicos), blocos de mem´oria M4K, PLLs e blocos multiplicadores.
2
Os valores apresentados foram extra´ıdos do site do fabricante (ALTERA, 2007c), para aquisi¸c˜ao de poucas unidades, e n˜ao incluem custos de frete e impostos.
Figura A.1: Diagrama de blocos do Cyclone II EP2C20 (ALTERA, 2007d)
A.2
Arquitetura
Esta se¸c˜ao apresenta os aspectos mais relevantes da arquitetura interna dos dispositivos da fam´ılia Cyclone II, incluindo seus principais recursos modos de utiliza¸c˜ao.