Processador PowerPC G5

Universidade Federal do Rio Grande do Sul Instituto de Informática

Programa de Pós-Graduação em Computação

CMP237 – Arquitetura e Organização de Processadores (2006/1)

Processador PowerPC G5

Roger E. C. Porto recporto@inf.ufrgs.br

Sumário

„

Histórico

„

Aplicações

„

PowerPC G5

„

Arquitetura do PowerPC G5

„

Tabela comparativa

„

Referências

Histórico

„

Início dos anos 90: Apple, IBM e Motorola formaram a

aliança AIM; Objetivo: criar um processador RISC com

elevada capacidade de processamento ;

„

Primeiros processadores PowerPC: demonstraram a

eficiência dos processadores RISC num mercado que

continuava a seguir a filosofia CISC;

„

Teve como sua primeira implementação o processador

PowerPC 601;

„

Os modelos posteriores foram mais voltados ao

Aplicações

„

Computadores da Apple (Power Mac, iMac, eMac,

PowerBook, iBook);

„

PDAs e STBs da IBM (usando PowerPC low power);

„

Game consoles (PlayStation 3 da Sony, Xbox 360 da

Microsoft, Gamecube e Wii da Nintendo);

„

Carros da Ford, impressoras da Lexmark e da HP;

„

Supercomputador BlueGene;

„

Licenças para Xilinx, Altera, Motorola, Samsung, Sony;

„

Aplicações que exijam elevada taxa de processamento

(aplicações meteorológicas, processamento de

imagens, etc...)

PowerPC G5

„

Processador de 64 bits;

„

Baseado na arquitetura POWER da IBM;

„

Foi lançado no terceiro trimestre de 2005;

„

PowerPC 970 (single core, 1.4GHz - 2.7GHz, 512KB de

cache L2);

„

PowerPC 970MP (dual core, 1.6MHz - 2.5 GHz, 1MB de

cache L2, 116 milhões de transistores);

„

Construído usando-se a tecnologia de 90nm no

processo de fabricação;

„

G5 é uma convenção da Apple para designar a quinta

L1 L1

BRANCH

L2 CACHE

INSTRUCTION CACHE DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5

FLOATING POINT

CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH EXECUTION CORE

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5 1 2 3 4 5 FLOATING POINT CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH COMPLETE EXECUTION CORE BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5 1 2 3 4 5 FLOATING POINT CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH COMPLETE EXECUTION CORE „

L2 CACHE

„ com 1MB, possibilita a cada core um acesso de 64GBps a dados e instruções.

Arquitetura do PowerPC G5

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5

FLOATING POINT

CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH EXECUTION CORE „

L1 CACHE

„ o prefetch de instruções é direcionado para uma cache L1 de 64KB; „ 32KB de cache L1 podem realizar o prefetch de até 8 streams de dados simultaneamente.

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5 1 2 3 4 5 FLOATING POINT CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH COMPLETE EXECUTION CORE „

FETCH AND

DECODE

„ até 8 instruções por

ciclo são buscadas, decodificadas e divididas em operações

menores e mais fáceis de serem processadas.

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5

FLOATING POINT

CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES EXECUTION CORE „

DISPATCH

„ intruções são organizadas em grupos de até 5;

„ dentro de cada core

o PowerPC G5 pode operar sobre até 20

grupos de uma só vez.

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5 1 2 3 4 5 FLOATING POINT CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH COMPLETE EXECUTION CORE „

QUEUES

„ cada unidade

funcional tem sua própria fila onde múltiplas instruções

são organizadas para processamento.

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5

FLOATING POINT

CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH EXECUTION CORE „

VELOCITY

ENGINE

„ o Velocity Engine

usa 2 filas muito grandes e registradores dedicados de 128

bits para realizar processamento

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5 1 2 3 4 5 FLOATING POINT CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH COMPLETE EXECUTION CORE „

FLOATING

POINT

„ 2 unidades de ponto flutuante de precisão dupla fornecem a velocidade e a precisão requeridas para cálculos matemáticos de alta complexidade.

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5

FLOATING POINT

CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH EXECUTION CORE „

INTEGER

„ 2 unidades executam cálculos inteiros simples que são usados comumente

em muitas funções básicas.

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5 1 2 3 4 5 FLOATING POINT CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH COMPLETE EXECUTION CORE „

LOAD/STORE

„ ao mesmo tempo em que as instruções são enfileiradas e as unidades de load/store mantêm os registradores cheios para a máxima eficiência no processamento.

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5

FLOATING POINT

CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH EXECUTION CORE „

CONDITION

REGISTER

„ este registrador de 32 bits armazena os resultados das predições de desvio para aumentar a exatidão das predições futuras.

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5 1 2 3 4 5 FLOATING POINT CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH COMPLETE EXECUTION CORE „

BRANCH

„ a unidade de predição de desvios usa uma lógica

inovadora que aumenta a exatidão

da predição e

maximiza a eficiência do processador.

Arquitetura do PowerPC G5

BRANCH L2 CACHE L1 INSTRUCTION CACHE L1 DATA CACHE

FETCH AND DECODE BRANCH

1 2 3 4 5

FLOATING POINT

CONDITION REGISTER

INTEGER LOAD BRANCH STORE VELOCITY ENGINE INSTRUCTION QUEUES DISPATCH EXECUTION CORE „

COMPLETE

„ o core recombina as instruções nos grupos de 5 originais „ as unidades de load/store armazenam os dados para processamentos futuros.

Tabela comparativa

512K 256K Cache L2 64K 32K Cache L1 de instruções 32K 32K Cache L1 de dados 66mm2 106mm2 Die size 90nm 180nm Tecnologia Local/Global/Selector Local

Lógica de predição de desvios

2 1 Unidades de load/store 2 1 Unidades de inteiros 2 1

Unidades de ponto flutuante

215 16 In-flight instructions 1GHZ por processador 167MHz compartilhado Barramento frontal 4 terabytes 4 gigabytes Memória endereçável 64 bits 32 bits Arquitetura PowerPC G5 PowerPC G4

Referências:

„ APPLE. Power Mac G5: Dual Core G5. Disponível em:

<http://www.apple.com/powermac/>. Acesso em: 24 mai. 2006.

„ APPLE. G5 Processor. Disponível em: <http://www.apple.com/g5processor>.

Acesso em: 23 mai. 2006.

„ APPLE. PowerPC G5: White Paper. Disponível em:

<http://images.apple.com/powermac/pdf/PowerPCG5_WP_06092004.pdf>. Acesso em: 25 mai. 2006.

„ ARS TECHNICA. Inside the PowerPC 970. Disponível em:

<http://arstechnica.com/cpu/03q1/ppc970/ppc970-9.html>. Acesso em: 31 mai. 2006.

„ HENNESSY, J. L. Organização e projeto de computadores : a interface

hardware/software. 2. ed. Rio de Janeiro : LTC, c2000.

„ IBM. Power Architecture. Disponível em:

<http://www-03.ibm.com/chips/power/powerpc/>. Acesso em: 31 mai. 2006.