Dimensionamento de portas lógicas

Dimensionamento de portas lógicas

João Canas Ferreira

Universidade do Porto Faculdade de Engenharia

Março de 2014

Assuntos

1 Modelização de portas lógicas

2 Cadeias de portas lógicas

Dimensões relativas de portas lógicas

I Uma porta lógica pode ser caraterizada por quatro grandezas

1 capacidade de entrada C_in

2 capacidade intrínseca de saída C_p

3 resistência depull-up R_up

4 resistência depull-down R_dn

I Para cada tipo de porta definir uma porta de referência (template)

1 capacidade de entrada C_t

2 capacidade de saída intrínseca C_pt

3 resistência de saída simétrica R_t= R_upt= R_dnt

I Para uma porta dimensionada (a×maior):

1 C_in= a×C_t

2 Rup= R_dn= R_out= R_t/a

3 Cp= a×C_pt

Modelo para o tempo de propagação (1)

I Tempo de propagação absoluto de uma porta lógica:

t_pabs= 0,69 R_out(C_out+ Cp) = 0,69 R_outC_out+ 0,69 R_outCp

Em termos da porta de referência:

t_pabs= 0,69 R_t

a

C_inC_out C_in + 0,69

R_t a

(a×C_pt) t_pabs= 0,69 R_tC_tf + 0,69 R_tC_pt

I Mapear numa equação da forma t_pabs=τ(g·f + p)

I f = C_out/C_in

I τ= 0,69×R^(inv)_t C^(inv)_t (parâmetros do inversor de referência)

I g = R_tC_t R^(inv)_t C^(inv)_t

p = RtCpt

R^(inv)_t C^(inv)_t

I d = g·f + p tempo de propagação em unidades deτ

Modelo para o tempo de propagação (2)

Atraso de uma porta

d = h + p

h: atraso de esforço(effort delay) p: atraso intrínseco Esforço lógico

h = g×f g: esforço lógico f: fan-outefetivo

d = g×f + p

I Esforço lógico depende apenas da topologia, não das dimensões.

I Atraso intrínseco é constante para cada tipo de porta.

I Fan-out efetivo depende da relação entre carga e dimensão da porta.

I Por definição, g_inv= 1.

I p_inv=γ, a relação entre capacidade de saída e de entrada do inversor.

Definição de esforço lógico

As seguintes definições são equivalentes:

I Definição 1: O esforço lógico de uma porta define-se como o número de vezes que essa porta é pior a fornecer corrente que um inversor com a mesma capacidade de entrada.

I Definição 2: O esforço lógico de uma porta define-se como a razão entre a sua capacidade de entrada e a capacidade de entrada de um inversor capaz de fornecer a mesma corrente.

I Definição 3: O esforço lógico de uma porta define-se como o declive da curva de atraso vs. fan-outdividido pelo declive da curva correspondente para um inversor.

Esforço lógico de algumas portas simples

Esforço lógico é a razão entre a capacidade de entrada de uma porta e a capacidade de entrada de um inversor com a mesma corrente de saída.

2

a 1

x

2 2

2 2

x a

b

4 4

1 1 a

b

x

(a ) (b ) (c )

g=1 g=4/3 g=5/3

Esforço lógico de algumas portas simples: resumo

Número de entradas

1 2 3 n

inversor 1

nand 4/3 5/3 (n+2)/3

nor 5/3 7/3 (2n+1)/3

xor 4 12

Modelo gráfico

Fonte: [Sutherland99]

Estimação do atraso intrínseco

O atraso intrínseco da porta lógica é X vezes o atraso do inversor de referência p_inv em que X é :

a razão entre a soma das áreas (larguras) de difusão (fontes ou drenos) ligadas ao nó de saída da porta em consideração e as correspondentes áreas do inversor de referência.

(Condição para obter a mesma corrente de saída que o inversor de referência)

p =

PW 1 +β

p_inv com

β= (W/L)_p (W/L)_n

I Estimativa assume que todos os transístores têm o mesmo comprimento do canal.

I A estimativa é aproximada. Para melhores resultados, deve calibrar-se o modelo a partir de simulações.

Tabela de atrasos intrínsecos

Porta lógica Atraso intrínseco

Inversor p_inv

NAND n entradas n×p_inv

NOR n entradas n×p_inv

xor, xnor de n entradas n×2^(n–1)×p_inv

Exemplos

I Determinar o atraso do inversor com FO4 (fan-out of 4) d = f×g + p = 1×4 + p_inv= 4 + 1 = 5

I Determinar o atraso de uma porta NOR4 que ataca 10 portas idênticas d = f×g + p = 3×10 + 4×1 = 34

I Determinar a frequência de oscilação de um anel de N inversores idênticos Para cada inversor:

d = f×g + p = 1×1 + p_inv= 2 Tempo de propagação à volta do anel:

T = N×d×τ A frequência de oscilação é:

F = 1

2×N×d×τ

Assuntos

1 Modelização de portas lógicas

2 Cadeias de portas lógicas

Esforço de ramificação

Problema: ao dimensionar um percurso lógico é preciso ter em conta as cargas impostas por portas lógicas que não fazem parte desse percurso.

C_i

C_total

C_off C_on

a dimensionar

2 1

àAo dimensionar ao longo do percurso, a porta lógica 1 tem de ser de ser

dimensionada contando não apenas com a carga da porta 2, mas também com a carga de C_off(que não está a ser dimensionada).

Seja b, o esforço de ramificação:

b = C_path+ C_off C_path Então, ofan-out efetivo da porta 1 é dado por

f₁= C_path+ C_off

C_in = C_path

C_in ×C_path+ C_off

C_path = f_percurso×b

Minimizar tempo de propagação de dois andares

Gate 1

Gate 2

C₁ g₁ p1 Input capacitance:

Logical effort:

Parasitic delay:

C₂ g₂ p2

C₃

Fonte: [Sutherland99]

D = (g₁f₁+ p₁) + (g₂f₂+ p₂) f₁= C₂

C₁ f₂= C₃

C₂ f₁f₂= C₃ C₁ = F D = (g₁f₁+ p₁) +

g₂F f₁ + p₂

δD

δf₁ = g₁–g₂F

f²₁ = 0 ⇒ g₁f₁= g₂f₂

I Atraso é minimizado quando cada andar exerce o mesmo esforço g×f.

I O resultado é independente das dimensões e dos atrasos intrínsecos;

é válido para qualquer número de andares e esforço de ramificação.

Tempo de propagação ótimo

Para uma cadeia de N portas:

I f₁f₂· · ·f_N= BF com B = b₁b₂· · ·b_N

I Esforço do caminho: H = (g₁f₁)(g₂f₂)· · ·(g_Nf_N) = GBF com G = g₁g₂· · ·g_N

I H não depende das dimensões dos circuitos

I O valor de H não é alterado pela inserção de inversores

àTodos os andares têm o mesmo esforço ótimoh: H =ˆ ˆh^1/N ou ˆh = √^N H àO tempo de atraso mínimo é:

ˆD =X

i

(ˆh + p_i) = NH^(1/N)+ P com P =X

i

p_i

Número ótimo de andares

àCenário: caminho com n₁andares e n₂inversores, N = n₁+ n₂

àAssumir que se pode alterar n₂, porque não altera o esforço do caminho (H) D = NHˆ ^(1/N)+

n₁

X

i=1

p_i

!

+ (N – n₁)p_inv δDˆ

δN = –H^(1/N)ln(H^(1/N)) + H^(1/N)+ p_inv= 0 àSeja ρo esforço para o número ótimo de andares:ρ= H^(1/ˆN):

p_inv+ρ(1 – ln(ρ)) = 0

àO valor deρque satisfaz a equação é o esforço de andar (h) ótimo para todos os andares do percurso: é independente das propriedades do caminho.

Aspetos pragmáticos

I Se p_inv= 0 entãoρ= e = 2,718 I Aproximação:ρ≈0,71 p_inv+ 2,82 I Para p_inv= 1 temosρ≈3,59 I Outra aproximação:Nˆ≈log₄(H) I Usar tabela:

ˆN_1/√_ˆN H + p_inv

= (ˆN + 1)

1/(ˆN+1)√ H + p_inv I Fan-outde cada andar: f_i=ˆh/g_i

I Se existir ramificação: f_i= ˆh b g_i

p_inv

ˆN 0,0 0,6 0,8 1,0

1

4,0 5,13 5,48 5,83

2

11,4 17,7 20,0 22,3

3

31,6 59,4 70,4 82,2

4

86,7 196 245 300

5

237 647 848 1090

6

648 2130 2930 3920

7

1770 6980 10100 14200 8

4820 22900 34700 51000 9

13100 74900 120000 184000

Esforço do caminho H

Exemplo: otimização de um percurso

A

B

C z

y C

Fonte: [Sutherland99]

I G = g₀g₁g₂= (4/3)³= 2,37 B = 1 F = 1

I H = 2,37 ⇒ ˆD = 3×2,37^1/3+3×2p_inv= 10

I ˆh = 4/3

I z = C×(4/3)/(4/3) = C y = C

C

2 C

2

C 2

C 2

Fonte: [Sutherland99]

à Assumeβ = 2

Exemplo: implementação de função lógica

(a )

(b )

(c ) g=

p= 8 g= 1 p= 1

g= 1 p= 1 g= p= 2 g=

p= 2 g=

p= 2

g= p= 2 g= 2

p= 4

5 3

4 3

5 3

4 3 10

3

Fonte: [Sutherland99]

I D = N (FBG)^1/N+ P

I (a) D = 2 (3,33 F)^1/2+ 9

I (b) D = 2 (3,33 F)^1/2+ 6

I (c) D = 4 (2,86 F)^1/4+ 7

I F = 1: usar (b) D = 9,65

I F = 12: usar (c) D = 16,77

Esforço lógico: sumário

I Calcular o esforço do caminho: H = BFG

I Determinar o número ótimo de andares: N≈log₄(H)

I Calcular o esforço por andar: h = √^N H

I Fazer um esboço do percurso

I Determinar as capacidades de entrada: C_in= C_out b×g h

Referências

àAs figuras usadas provêm do seguinte livro:

Rabaey03 J. M. Rabaey et al,Digital Integrated Circuits, 2ª edição,Prentice Hall, 2003.

http://bwrc.eecs.berkeley.edu/icbook/

Sutherland99 I. Sutherland, B. Sproull and D. Harris,Logical Effort, Morgan Kaufmann Publishers, 1999.