CÁSSIO ROBERTO DE ALMEIDA
FABRICAÇÃO E CARACTERIZAÇÃO DE TRANSISTORES HBT, VERTICAL MOSFET, JNT E TFET BASEADOS EM SUBSTRATOS III-V COM
PASSIVAÇÃO POR NITRETO DE SILÍCIO
CAMPINAS 2019
UNIVERSIDADE ESTADUAL DE CAMPINAS
CAMPINAS 2019
Tese de Doutorado apresentada ao Programa de Pós-Graduação em Engenharia Elétrica da Faculdade de Engenharia Elétrica e de Computação da Universidade Estadual de Campinas para obtenção do título de Doutor em Engenharia Elétrica, na área de Eletrônica, Microeletrônica e Optoeletrônica. CÁSSIO ROBERTO DE ALMEIDA
FABRICAÇÃO E CARACTERIZAÇÃO DE TRANSISTORES HBT, VERTICAL MOSFET, JNT E TFET BASEADOS EM SUBSTRATOS III-V COM
PASSIVAÇÃO POR NITRETO DE SILÍCIO
ESTE TRABALHOCORRESPONDE À VERSÃO FINAL TESE DEFENDIDA PELO CÁSSIO ROBERTO DE AL-MEIDA, E ORIENTADA PELO PROF. DR. JOSÉ ALEXAN-DRE DINIZ
Agência(s) de fomento e nº(s) de processo(s): FAPESP, 2013/13983-2 ORCID: https://orcid.org/0000-0002-3044-7132
Ficha catalográfica
Universidade Estadual de Campinas Biblioteca da Área de Engenharia e Arquitetura
Rose Meire da Silva - CRB 8/5974
Almeida, Cássio Roberto, 1985-
AL64f AlmFabricação e caracterização de transistores HBT, vertical MOSFET, JNT e TFET baseados em substratos III-V com passivação por nitreto de silício / Cássio Roberto de Almeida. – Campinas, SP : [s.n.], 2019.
AlmOrientador: José Alexandre Diniz.
AlmTese (doutorado) – Universidade Estadual de Campinas, Faculdade de
Engenharia Elétrica e de Computação.
Alm1. Nitreto de Silício. 2. Transistores. 3. Heterojunção. 4. Crescimento epitaxial. 5. Semicondutores III-V. I. Diniz, José Alexandre, 1964-. II.
Universidade Estadual de Campinas. Faculdade de Engenharia Elétrica e de Computação. III. Título.
Informações para Biblioteca Digital
Título em outro idioma: Fabrication and characterization of HBT, vertical MOSFET, JNT
and TFET transistors based on III-V substrates with silicon nitride passivation
Palavras-chave em inglês: Silicon Nitride Transistors Heterojunction Epitaxial Growth III-V Semiconductors
Área de concentração: Eletrônica, Microeletrônica e Optoeletrônica Titulação: Doutor em Engenharia Elétrica
Banca examinadora:
José Alexandre Diniz [Orientador] Leandro Tiago Manera
Leonardo Breseghello Zoccal Ricardo Cotrin Teixeira Ricardo Toshinori Yoshioka
Data de defesa: 31-01-2019
COMISSÃO JULGADORA – TESE DE DOUTORADO
Candidato: Cássio Roberto de Almeida RA: 151597 Data da Defesa: 31 de janeiro de 2019
Título da Tese: “Fabricação e Caracterização de Transistores HBT, Vertical-MOSFET, JNT e TFET Baseados em Substratos III-V com Passivação por Nitreto de Silício”
Prof. Dr. José Alexandre Diniz (Presidente, FEEC/UNICAMP) Prof. Dr. Leandro Tiago Manera (FEEC/UNICAMP)
Prof. Dr. Leonardo Breseghello Zoccal (IESTI/UNIFEI) Dr. Ricardo Cotrin Teixeira (CTI Renato Archer)
Dr. Ricardo Toshinori Yoshioka (Instituto de Pesquisas Eldorado)
A ata de defesa, com as respectivas assinaturas dos membros da Comissão Julgadora, encontra-se no SIGA (Sistema de Fluxo de Disencontra-sertação/Teencontra-se) e na Secretaria de Pós-Graduação da Fa-culdade de Engenharia Elétrica e de Computação.
Esse trabalho dedico à minha amada Mãe, Melania Zeidler.
AGRADECIMENTOS
Em especial, minha Mãe Melania Zeidler, a quem devo minha formação, a construção do meu caráter e minha postura ética diante à vida. O amor de todos os momentos permanece incondicional.
Ao Leonardo Artico, pelo suporte emocional, por estar todo o tempo ao meu lado. Sou muitíssimo grato ao Prof. José Alexandre Diniz, pela motivação, pelos ensinamen-tos e compreensão ao longo destes anos. O que aprendi com ele não se restringiu ao âmbito técnico, mas se estendeu a todos os aspectos da minha formação como pesquisador. Devo a ele grande parte da minha concepção do que é ciência e estado da arte de processos micro/nanoe-letrônicos. Levarei para meus futuros trabalhos as formas de pensar e pesquisar que aprendi com Diniz. Desejo poder ensiná-los a outros no futuro.
À FAPESP (Projeto 2013/13983-2), que apoiou suportando financeiramente meu pro-jeto.
Profa. Mônica Alonso Cotta, Profa. Patrícia Lustroza de Souza e Prof. Maurício Pam-plona Pires, pela colaboração contínua ao longo destes anos na realização dos crescimentos epitaxiais.
Ao Antônio Augusto, vulgo Totó, que em todos os momentos do trabalho me ajudou e importou-se comigo.
Agradeço ao Andrei Alaferdov pelas inúmeras análises e tratamento de dados.
Ao Marcos Keiler pela amizade, por me ouvir e ajudar em momentos técnico computa-cionais necessários.
Aos poucos, mas grandes amigos que fiz ao longo da vida e trajetória acadêmica, por importarem-se comigo. Em especial cito Mayra Mello, Ariella Carolino, Jonnas Vasconcelos e a sempre jovem, Tia Cylla (Maria Priscilla Kreitlon).
A todos os professores que concederam os cuidados necessários ao pleno desenvolvi-mento de minha personalidade ao longo de toda minha vida, meus agradecidesenvolvi-mentos.
“Sou a gaita corcoveando nas mãos do velho gaiteiro dizendo por onde ando que sou gaúcho e campeiro. Eu sou o moço que canta o pago em cada canção e traz na própria garganta o eco do seu violão. Sou o guri pêlo duro campeando o mundo de amor e me vou rumo ao futuro tendo no peito um tambor”.
RESUMO
Este trabalho, como uma inovação, exibe os primeiros transistores Verticais MOSFET (Vertical Metal-Oxide-Semiconductor Field-Effect Transistor), JNT (Junctionless Nanowire Transistor)
e TFET (Tunnel Field-Effect Transistors), baseados em camadas epitaxiais de III-V
(In-GaP/GaAs e GaAs), desenvolvidos e caracterizados no Brasil. Além disso, apresenta a fabricação e caracterização de transistores HBT (Heterojunction Bipolar Transistor) autoalinhados. Os substratos de semicondutores III-V foram crescidos epitaxialmente pelas técnicas MOCVD (Metalorganic Chemical Vapor Deposition) e CBE (Chemical Beam Epi-taxy). As superfícies dos semicondutores III-V destes quatro dispositivos foram passivadas, utilizando-se camadas de nitreto de silício (SiNx), que foram depositadas por ECR-CVD
(Electron Cyclotron Resonance Chemical Vapor Deposition) em temperatura ambiente. É um requisito obrigatório que um processo de passivação de alta qualidade reduza os estados da superfície dos semicondutores para níveis inferiores a 1012cm-2, com a consequente redução da corrente de fuga nas regiões ativas dos transistores III-V desenvolvidos. Esta passivação ocorre devido à formação de camada de GaN sobre a superfície de GaAs durante a deposição do nitreto de silício. Nesta tese, a formação do GaN foi identificada pela análise de XPS (X-ray Photoe-lectron Spectroscopy). As curvas de corrente-tensão (I-V) de todos os dispositivos indicaram que os transistores estão funcionando adequadamente, pois: Transistores HBT apresentam um ganho máximo de corrente (IC/IB) de até 540; Vertical MOSFETs estão com os valores de Vth
iguais a 125mV e corrente de fuga na ordem de 10nA; JNTs apresentam a condução de corrente controlada pelo terminal da porta; Transistores TFETs estão com elevados valores de transcon-dutância (GMMAX/μm) de aproximadamente 215μS/μm, com Subthreshold Swing (SS) menores
que 60mV/dec e a razão ION/IOF de até 1x107. Dessa forma, estes dados demonstram que o
processo de passivação por nitreto de silício é efetivo, possibilitando o desenvolvimento desses quatro dispositivos. Além disso, essa passivação é totalmente compatível com a tecnologia de circuitos integrados baseados em III-V.
Palavras-chave: Passivação por Nitreto de Silício, Substratos em III-V, Crescimentos Epita-xiais, Dispositivos Autoalinhados, HBT, Vertical MOSFET, JNT, TFET.
ABSTRACT
This work, as an innovation, exhibits the first Vertical Metal-Oxide-Semiconductor Field-Effect Transistor (Vertical MOSFET), Junctionless Nanowire Transistor (JNT) and Tunnel Field-Ef-fect Transistors (TFET) transistors, based on III-V epitaxial layers (InGaP/GaAs and GaAs), which were developed and characterized in Brazil. Furthermore, presents the fabrication and characterization of self-aligning Heterojunction Bipolar Transistor (HBT). III-V semiconduc-tor substrates were grown epitaxially by the MOCVD (Metalorganic Chemical Vapor Deposi-tion) and CBE (Chemical Beam Epitaxy) techniques. The III-V semiconductor surfaces of these four devices were passivated using the silicon nitride (SiNx) layers, which were deposited by
ECR-CVD (Electron Cyclotron Resonance Chemical Vapor Deposition) at room temperature. It is a mandatory requirement that a high-quality passivation process mustreduce the semicon-ductor surface states to lower levels than 1012cm-2, with consequent reduction of the leakage current in the active regions of the developed III-V transistors. This passivation can be due to GaN layer formation on GaAs surface during the SiNx deposition. In this thesis, this GaN for-mation was identified by X-ray Photoelectron Spectroscopy (XPS) analysis. The current-vol-tage curves of all devices indicated that the four transistors are working very well, because:
HBT transistors present maximum current gains (IC/IB) up to 540; Vertical MOSFETs are the
Vth values equal to 125mV and the current leakage in the order of 10nA; JNT conduction
cur-rent is controlled by the gate terminal; TFET transistors are with high transconductance (GMMAX/μm) values of about 215μS/μm, with Subthreshold Swing (SS) lower than 60mV/dec
and the ION/IOF ratios up to 1x107. Therefore, these data demonstrate that the silicon nitride
passivation process is effective, because allowed the development of four different devices. Fur-thermore, this passivation is fully compatible with III-V integrated circuit technology.
Keywords: Silicon Nitride Passivation, III-V Substrates, Epitaxial growth, Self-aligned De-vices, HBT, Vertical MOSFET, JNT, TFET.
LISTA DE ILUSTRAÇÕES
Figura 1.1: Evolução do comprimento do canal previsto pelo The International Technology Roadmap for Semiconductors (ITRS) em 2005. As três curvas representam tipos diferentes de CMOS com distintas vertentes de aplicação. Dispositivos de alto desempenho (HP), baixa potência de operação (LOP) e baixa potência de standby (LSTP). Onde o primeiro necessita de um comprimento de canal curto e o segundo/terceiro uma baixa corrente de fuga, o que exige canal longo, respectivamente. Modificado de (COLINGE, 2008). ... 23 Figura 1.2: Comparação qualitativa de três soluções de engenharia para melhorar as características do MOSFET de silício convencional. ... 24 Figura 2.1: (a) Diagrama esquemático de um nMOS do tipo enriquecimento. Em estrutura física de um dispositivo MOSFET, ambos os tipos são muito semelhantes, o que os difere é o substrato tipo p (nMOS) ou tipo n (pMOS) e, as regiões de fonte e dreno fortemente dopada tipo n+ (nMOS) ou p+ (pMOS). (b) Cross-section de um dispositivo nMOS. Modificada de (SEDRA; SMITH, 2013). ... 36 Figura 2.2: Curvas IDSxVDS de um nMOS do tipo enriquecimento. Modificada de (SEDRA; SMITH, 2013) ... 37 Figura 2.3: Esquemas de dois transistores nMOS verticais (a) Estrutura n+/p/n+ crescida epitaxialmente; (b) Estrutura com regiões de fonte e de dreno n+ são formadas por implantação de íons e recozimento térmico. ... 37 Figura 2.4: Estrutura esquemática de um JNT. Modificado de (COLINGE et al., 2010; STORM et al., 2011) ... 38 Figura 2.5: Homojunção p/i/n de GaAs de um dispositivo nTFET planar e horizontal. ... 40 Figura 2.6: Seção transversal esquemática com deslocamento de bandas diante o tipo de transistor (a) nTFET e (b) pTFET, e modo de operação. ... 41 Figura 2.7: Curva IDSxVGS para transistores (a) nTFET e (b) pTFET (WANG, 2003). ... 42 Figura 2.8: Diagrama de bandas de um HBT. Modificado de (ZOCCAL, 2002). ... 43 Figura 2.9: Medida Gummel: Gráfico logarítmico da corrente de base e de coletor em função de VBE. Modificada de (SiGe HBT Gummel Plot: https://commons.wikimedia.org) ... 45 Figura 2.10: Banda de energia em função do parâmetro de rede energia da banda proibida em função do parâmetro de rede de ligas semicondutoras e a variação esperada da energia da banda proibida das ligas ternárias possíveis. A esfera branca representa a energia da banda proibida indireta (band gap) indireta, e a esfera escura representa a direta (MONTANARI, 2005). .... 47 Figura 2.11: Representação esquemática do CBE. Modificada de (ZAVARIZE, 2017) ... 49 Figura 2.12: Figura qualitativa da reação das moléculas metalorgânicas e hidretos quando na câmara. A alta temperatura do substrato resulta na quebra das moléculas, onde os átomos metálicos difundem sobre a superfície em busca de um sítio de energia mínima, enquanto os radicais contendo carbono e hidrogênio são expelidos em forma de gás. Modificada de (ROSERO, 2015) ... 50
Figura 2.13: Funcionamento esquemático de um reator de MOCVD para crescimento de semicondutores III-V. Scrubber é o sistema que filtra os gases (tóxicos) na saída da câmara. Modificado de (KAWABATA, 2011) ... 51 Figura 3.1: Esquema ilustrativo do processo de crescimento epitaxial das estruturas de GaAs S.I/GaAs Buffer/n+-GaAs e GaAs S.I/GaAs Buffer/n+-InGaP, realizados no CBE. Utilizou-se silício metálico para a dopagem das estruturas, atingindo-se uma concentração máxima de 1018cm-3 (obtida por Hall)... 53 Figura 3.2: Esquema ilustrativo do processo de crescimento epitaxial das estruturas de GaAs S.I/GaAs Buffer/n+-GaAs e GaAs S.I/GaAs Buffer/n+-InGaP, realizados no MOCVD. As temperaturas de crescimento oscilam entre 450C para o GaAs e 700C para o InGaP. Para a
dopagem das estruturas, utilizou-se silana como fonte de silício, obtendo-se uma concentração máxima de 1019cm-3 (obtida por Hall).. ... 53 Figura 3.3: Esquema ilustrativo das estruturas crescidas epitaxialmente (a) n+ -GaAs/GaAs(p)/n+-GaAs, (b) n+-InGaP/GaAs(p)/ n+-GaAs e (c) p+-GaAs/GaAs(i)/n+-GaAs realizados no MOCVD. As dopagens e espessuras características de cada estrutura foram caracterizadas utilizando Hall e RAS (Reflectance Anisotropy Spectroscopy), nessa ordem. . 54 Figura 3.4: Esquema resumido do sistema de ECR-CVD utilizado para a deposição de nitreto de silício encontrado no LPD-IFGW. Modificado de (SAKURABA et al., 2017) ... 57 Figura 3.5: Esquema apresentando as partes que compõe o transistor HBT fabricado, dentre as quais o spacer de nitreto de silício e as regiões em que esse foi utilizado como agente passivador. ... 61 Figura 3.6: Representação da etapa de formação do Emissor no transistor HBT desenvolvido. A a região tracejada em vermelho refere-se ao contato de emissor, a qual é evidenciada nas imagens top view de microscopia óptica, que mostram dois dos diferentes contatos de emissor obtidos.. ... 62 Figura 3.7: Representação da etapa de formação da Base no transistor HBT desenvolvido. A região tracejada em vermelho refere-se aos contatos de emissor e de base, a qual é evidenciada nas imagens top view de microscopia óptica, que mostram os contatos de emissor e de base obtidos.. ... 63 Figura 3.8: Região de coletor do transistor HBT contendo regiões de emissor e base das tapas anteriores de fabricação. A região tracejada em vermelho dos contatos de emissor, base e cole-tor, é evidenciada nas imagens top view de microscopia óptica, que mostram os contatos de emissor, base e coletor obtidos. ... 64 Figura 3.9: Transistor HBT finalizado (lado esquerdo acima, esquema do transistor; no centro e lado direito acima, imagens SEM), apresentando regiões dos metais de emissor, de base, de coletor e de interconexões. ... 65 Figura 3.10: Representação esquemática do transistor Vertical MOSFET desenvolvido. ... 66 Figura 3.11: Imagem SEM em vista superior do Transistor Vertical MOSFET finalizado, apresentando regiões de metais de dreno, de fonte, e do Double Gate. ... 66 Figura 3.12: Imagens SEM, em (a) e (b), são vistas superiores, e em (c), vista em corte mostrando os detalhes dos materiais usados (BCB, SiNx e contatos de fonte e de porta) em um dispositivo nMOSFET finalizado. ... 68
Figura 3.13: Imagens SEM em vistas superiores (a) Transistor Vertical MOSFET após 5min corridos de tratamento térmico. Apresentam-se formações de aglomerados superficiais de metal de interconexão vinculados diretamente ao tempo de tratamento realizado. Os aglomerados não interferem nas camadas subsequentes do metal, não interferindo de forma determinante nas medidas elétricas... 69 Figura 3.14: Representação esquemática do JNT desenvolvido. ... 70 Figura 3.15: Representação esquemática das etapas de construção do JNT, com imagens SEM mostrando os detalhes do dispositivo após algumas etapas. ... 71 Figura 3.16: Imagens SEM do Nanofio em um transistor sem junção após receber o polimento pelo feixe de gálio do sistema FIB. ... 72 Figura 3.17: Imagens SEM do transistor sem junção baseado em nanofio. (a) Em evidência, as camadas do substrato de GaAs SI e a camada III-V dopada tipo n. (b) Nanofios com dimensões de L=3µm, W=200nm e W=75nm (por onde ocorrerá o fluxo de elétrons) e nanofios para o pad de porta de L=50m e W=300nm. (c) Estrutura desenvolvida com pads de 50x50m para realização medidas elétricas DC. ... 73 Figura 3.18: Esquema do transistor vetical double gate pTFET fabricado, baseado em uma estrutura epitaxial p+/i/n+ entre e na passivação das estruturas por nitreto de silício. ... 74 Figura 3.19: Imagem top view de análise SEM indicando onde estão os contatos de dreno,contatos de fonte e contatos de porta para os TFETs com dimensões de dreno em (b) 20μmx24μm, (c) 20x16μm e (d) 20x03μm. Todos os TFETs possuem porta dupla (dual gate) com 20x10μm. ... 75 Figura 3.20: As imagens de cross-section realizadas no SEM: em (a) as regiões de porta dupla, o contato de dreno e a camada de SiNx conformada nas regiões de dreno e porta; em (b) detalhes de uma região de porta com a interface (Ti/Au)/(SiNx)/(i-GaAs). ... 76 Figura 4.1: Análise de XPS com (a) os picos característios (Si2p, N1s, C1s e O1s) do nitreto de silício, e deconvoluções de (b) N1s e (c) Si2p para identificar a ligação de Si-N. Esta análise foi obtida usando excitação de Mg Kα. ... 81 Figura 4.2: Análise de XPS: Espectros (a) completo e (b) parcial com respectivas deconvoluções de picos (c) Ga3d (d) N1s e (e) Ga2p3/2 para identificar a ligação de GaN. Esta análise é obtida usando excitação de Mg Kα... 82 Figura 4.3: Esquema diferenciando a superfície das amostras crescidas: (a) amostras de GaAs e (b) InGaP, com dopagem residual; (c) amostras de GaAs e (d) InGaP, com concentração de portadores 1018Si/cm3. ... 84 Figura 4.4: Análise de AFM de amostras de GaAs com rugosidade de 10nm e com concentração de portadores 1017Si/cm3. ... 84 Figura 4.5: Esquemas elétricos simplificados para a obtenção das curvas características (a) ICxVCE e (b) Gummel-Plot. Modificada de (ZOCCAL, 2007) ... 85 Figura 4.6: Curvas características ICxVCE dos transistores HBT com áreas de emissor 20x16µm2 e 20x24µm2, em (a) e em (b), respectivamente. ... 86
Figura 4.7: Em (a) e (b), e em (c) e (d) – Curvas características do tipo Gummel (em que VC =VB), (IC,IB)xVBE e ganho (IC/IB)xVBE dos transistores HBT com áreas de emissor 20x16µm2 e 20x24µm2, respectivamente. ... 87 Figura 4.8: Curvas características: em (a) IDSxVDS (para VGS entre 0 e 20V, passo de 2V); em (b) LogIDSxVGS (para VDS entre 0,1 e 0,5V, passo de 0,1V); em (c) IDSxVGS e transcondutância (GM)xVGS (para VDS=VGS) dos transistores nMOSFET de GaAs. ... 88 Figura 4.9: Curvas IDSxVGS e transcondutância (GM)xVGS (para VDS = VGS) para transistores verticais de GaAs com áreas de dreno de 20x24µm2 e de 20x16µm2, em (a) e em (b), respectivamente. ... 91 Figura 4.10: Curvas IDSxVGS e transcondutância (GM)xVGS (para VDS=VGS) para transistores verticais de InGaP/GaAs com áreas de dreno de 20x24µm2 e de 20x16µm2, em (a) e em (b), respectivamente. ... 92 Figura 4.11: (a) e (b) indicam, respectivamente, as curvas características IDS x VDS para os nanofios de n+-GaAs (espessura de 75nm) e de n+-InGaP (espessura de 200nm) utilizados nos JNTs. ... 94 Figura 4.12: Curva C-V da estrutura de porta (metal/SiNx/i-GaAs) de um TFET com dimensões de dreno de 20x24μm. ... 95 Figura 4.13: Curvas IGSxVGS de transistores TFET com dimensões de dreno de 20x24μm2, 20x16μm2 e 20x03μm2. ... 96 Figura 4.14: As curvas de transferência IDSxVGS para VDS variam entre -200mV e 200mV, com passo de 50mV, para transistores com área de dreno de 20x24μm2. ... 97 Figura 4.15: As curvas de transferência IDSxVGS para VDS variam entre -200mV e 200mV, com passo de 50mV, para transistores com área de dreno de 20x16μm2. ... 97 Figura 4.16: As curvas de transferência IDSxVGS para VDS variam entre -200mV e 200mV, com passo de 50mV, para transistores com área de dreno de 20x03μm2. ... 98 Figura 7.1: De modo simplificado, as regiões (a) ativas e de (b) contato apresentadas para um dispositivo que compõe a máscara utilizada para os dispositivos autoalinhados. ... 120 Figura 7.2: (a) Die que compõe o conjunto de máscaras autoalinhadas, evidenciando (b) dis-positivos destinados às medidas de RF e, (c) marcas de alinhamento para realização das etapas de fotolitografia. ... 120
LISTA DE TABELAS
Tabela 2.1: Apresenta-se resumidamente os mecanismos de condução e de campo perpendicular ao fluxo de corrente (nos estados ON e OFF do dispositivo, determinados por Vth) no modo de inversão (MI), no modo de acumulação (MA) e sem junção baseado em nanofios (JNT). (KRANTI et al., 2011). ... 39 Tabela 3.1: Especificações das camadas epitaxiais que compõe o substratopara fabricação de HBT. ... 55 Tabela 3.2: Gases e parâmetros controlados para realização da corrosão seca no ICP-RIE. .. 59 Tabela 3.3: Etapas de otimização utilizadas para a fabricação dos dispositivos. ... 77 Tabela 4.1: Os valores do IGS (para VGS=-10V), IOFF, (ION / IOFF) e SS, assim como as dimensões de dreno dos dispositivos TFET. ... 98 Tabela 4.2: Valores de ION (para VGS para GMAX), GMAX e VGS para GMAX (extraídos das Figuras 4.14, 4.15 e 4.16) e as áreas do dreno dos TFETs. ... 99 Tabela 5.1: Principais parâmetros dos transistores verticais autoalinhados fabricados, HBTs, Vertical MOSFETs e TFETs. ... 105 Tabela 7.1: Descrição das máscaras autoalinhadas utilizadas na fabricação dos transistores..119
LISTA DE ABREVIATURAS E SIGLAS
µm: micrômetro 3D: Tridimensional
AFM: Microscopia de força atômica (Atomic Force Microscopy) ALD: Deposição de camada atômica (Atomic Layer Deposition) Al2O3: Óxido de alumínio
Ar: Argônio As: Arsênio a-Si: Silício amorfo As2O3: Óxido de arsênio
AsH3: Hidreto de arsênio Au: Ouro
BCB: Benzocyclobutene
BJT: Transistor bipolar de junção (Bipolar Juction Transistor) BTBT: Tunelamento entre bandas (Band to Band Tunneling)
CBE: Epitaxia por feixe químico (Chemical Beam Epitaxy) CCSNano: Centro de Componentes Semicondutores e Nanotecnologias
Cl2: Cloro
CNPEM: Centro Nacional de Pesquisas em Energia e Materiais C-V: Curva de capacitância em função da tensão
CVD: Deposição química na fase de vapor (Chemical Vapor Deposition) D: Dreno (Drain)
EC: Nível de energia inferior da faixa de condução
ECR-CVD: Deposição química na fase de vapor assistida por plasma de ressonância ci-clotrônica de elétron (Electron Cyclotron Resonance Chemical Vapor Depo-sition)
EV: Nível de energia superior da faixa de valência
FD: Camada de silício totalmente depletado (Fully Depleted) FET: Transistor de efeito de campo (Field Effect Transistor) FEEC: Faculdade de Engenharia Elétrica e de Computação
FIB: Litografia por feixe focalizado de íons (Focused Ion Beam) FinFETs: Fin Field-Effect Transistor (Transistor 3D)
FTIR: Espectroscopia de absorção do infravermelho G: Porta (Gate)
Ga: Gálio
Ga2O3: Óxido de gálio GaAs: Arseneto de gálio
GaGdO: Óxido formado pela liga gadolínio e gálio GaN: Nitreto de gálio
GaS: sulfeto de gálio
GD: Porta dupla (Double Gate) Gd2O3: Óxido de gadolínio
Ge: Germânio
GGO: Óxido de gálio-gadolínio (Gallium Gadolinium Oxide) GM: Transcondutância intrínseca
GMMAX: Transcondutância máxima H: Hidrogênio
HBT: Transistor bipolar de heterojunção (Heterojunction Bipolar Transistor) HCl: Ácido clorídrico
HF: Ácido fluorídrico H3PO4: Ácido fosfórico
HS: Sulfeto de hidrogênio H2SO4: Ácido sulfúrico
IB: Corrente de base IC: Corrente de coletor
ICL: Camada de controle na interface (Interface Control Layer) ICP: Plasma Acoplado Indutivamente (Inductively Coupled Plasma)
IDS: Corrente de dreno IE: Corrente de emissor
IFGW: Instituto de Física “Gleb Wataghin” InGaP: Fosfeto de gálio-índio
InP: Fosfeto de índio
IPL: Camada de passivação na interface (Interface Passivation Layer) IRDS: International Roadmap for Devices and Systems
I-V: Curva de corrente em função da tensão
JNT: Transistores sem junção baseados em nanofios (Junctionless Nanowire Transistors)
L: Comprimento do canal
LBN: Laboratório de Nano e Biossistemas LMF: Laboratório de Microfabricação
LNNano: Laboratório Nacional de Nanotecnologia LPD: Laboratório de Pesquisas em Dispositivos
BEM: Epitaxia por feixe molecular (Molecular Beam Epitaxy)
MOSFET: Transistor de efeito de campo do tipo metal-óxido-semicondutor (Metal-Oxide-Semiconductor Field Effect Transistor)
MOCVD: Epitaxia por fase vapor de metalorgânicos (Metalorganic Chemical Vapor Deposition)
M-S: Interface metal-semicondutor N: Nitrogênio
Ni: Níquel NH3: Amônia
NH4OH: Hidróxido de amônio (NH4)2S: Sulfeto de amônio
nm: Nanômetro O2: Oxigênio
ODT: 1-octadecanotiol
PECVD: Deposição química na fase de vapor assistida por plasma (Plasma Enhanced Chemical Vapor Deposition)
pF: Pico Farad
PH3: Hidreto de fósforo Pt: Platina
RIE: Corrosão por íons reativos (Reactive Ion Etching) RTA: Tratamento térmico rápido (Rapid Thermal Anneling);
S: Enxofre S: Fonte (Source)
SAMs: Self-assembled monolayers SF6: Hexafluoreto de enxofre
SI: Semi-isolante
SiGe: Liga composta de silício-germânio SiH4: Silana
SiNx: Nitreto de silício SiO2: Óxido de silício SRH: Shockley-Read-Hall
SS: Inclinação de Sublimiar (Subthreshold Slope)
SEM: Microscópio eletrônico de varredura (Scanning Electron Microscope) TAT: Tunelamento induzido por armadilha (Trap Assisted Tunneling)
TFET: Transistores de tunelamento induzido por efeito de campo (Tunnel Field-Ef-fect Transistors)
TEG: Trietil-Gálio Ti: Titânio
TMI: Trimetil-Índio
UHV-EBE: Ultra High Vacuum-Electron Beam Evaporations
VEA: Tensão de Early quando se tratar de um transistor bipolar VBE: Tensão entre base e emissor
VCE: Tensão entre coletor e emissor VDS: Tensão de dreno no transistor FET VGS: Tensão de porta no transistor FET
Vth: Tensão de limiar ZnO: Óxido de Zinco
ZnS: Óxido de Enxofre
SUMÁRIO
CAPITULO 1
INTRODUÇÃO ... 21
1.1 HISTÓRICO, COMPARAÇÕES E MOTIVAÇÃO ... 21
1.2 OBJETIVOS ... 27
1.3 ORGANIZAÇÃO DA TESE ... 27
CAPITULO 2 PASSIVAÇÃO E TÉCNICAS, OPERAÇÃO DOS TRANSISTORES E CAMADAS EPITAXIAIS ... 29
2.1. PASSIVAÇÃO ... 29
2.1.1. MÉTODOS DE PASSIVAÇÃO ... 29
2.2. PRINCÍPIOS BÁSICOS DE FUNCIONAMENTO DOS TRANSISTORES FA-BRICADOS ... 34
2.2.1. TRANSISTORES VERTICAIS DE EFEITO DE CAMPO METAL-ÓXIDO-SEMICONDUTOR (VERTICAL MOSFET) ... 2.2.2. TRANSISTORES DE NANOFIOS SEM JUNÇÃO (JNT) ... 34
2.2.3. TRANSISTORES DE TUNELAMENTO INDUZIDO POR EFEITO DE CAMPO (TFET) ... 40
2.2.4. TRANSISTORES BIPOLARES DE HETEROJUNÇÃO (HBT) ... 43
2.3. EPITAXIA: CRESCIMENTO DE HETEROESTRUTURAS E HOMOESTRUTU-RAS SEMICONDUTOAS EM III-V ... 45
2.3.1. CRESCIMENTO EPITAXIAL DE GAAS N+ E INGAP N+ PELA TÉCNICA DE EPITAXIA POR FEIXE QUÍMICO – CBE ... 47
2.3.2. CRESCIMENTO EPITAXIAL DE GAAS N+ E INGAP N+ PELA TÉCNICA DE EPITAXIA POR METALORGÂNICOS NA FASE VAPOR – MOCVD ... 49
CAPITULO 3 PROCEDIMENTOS EXPERIMENTAIS E ANÁLISE DE MICROSCOPIA ... 52
3.1. HETEROESTRUTURAS E HOMOESTRUTURAS III-V ... 53
3.2. DEPOSIÇÃO DE NITRETO DE SILÍCIO (SINX) ... 55
3.3. FABRICAÇÃO DE TRANSISTORES ... 57
3.3.1. FABRICAÇÃO DE TRANSISTORES HBT ... 60
3.3.2. FABRICAÇÃO DE TRANSISTORES VERTICAL MOSFET ... 65
3.3.3. FABRICAÇÃO DE TRANSISTORES JNT ... 69
3.3.4. FABRICAÇÃO DE TRANSISTORES TFET ... 73
3.3.5. PROCESSO DE OTIMIZAÇÃO ... 76
CAPITULO 4 RESULTADOS E DISCUSSÕES ... 79
4.1. ANÁLISES ESTRUTURAIS ... 79
4.1.1. ANÁLISES DE XPS ... 79
4.1.2. ANÁLISES DE AFM (ATOMIC FORCE MICROSCOPY) ... 83
4.2. ANÁLISES ELÉTRICAS ... 84
4.2.2. TRANSISTORES VERTICAIS DE EFEITO DE CAMPO
METAL-ÓXIDO-SEMICONDUTOR (VERTICAL MOSFET) ... 88
4.2.3. TRANSISTORES SEM JUNÇÃO BASEADOS EM NANOFIOS (JNT) .. 93
4.2.4. TRANSISTORES DE TUNELAMENTO INDUZIDO POR EFEITO DE CAMPO (TFET) ... 94 CAPITULO 5 CONCLUSÕES E PERSPECTIVAS ... 101 5.1. CONCLUSÕES E PERSPECTIVAS ... 101 6. REFERÊNCIAS ... 107 7. ANEXO ... 117
7.1. ANEXO A: DESCRIÇÃO DO CONJUNTO DE MÁSCARAS ... 117
7.1.1. CONJUNTO DE MÁSCARAS AUTOALINHADAS UTILIZADAS PARA A FABRICAÇÃO DOS TRANSISTORES ... 119
CAPÍTULO 1
INTRODUÇÃO
___________________________________________________________________________
1.1 HISTÓRICO, COMPARAÇÕES E MOTIVAÇÃO
A busca por materiais adequados às mais diversas finalidades tem sido uma constante na história humana. O nível tecnológico característico das diversas civilizações que se sucederam ao longo dos anos sempre esteve intimamente ligado aos materiais por elas empregados. Isto se reflete, por exemplo, na denominação de Idade da Pedra, do Ferro e do Bronze, para distintos períodos de nossa pré-história. Esta constatação se faz ainda mais presente nos dias atuais. De fato, não podemos esquecer que a atual era da informação só se tornou possível graças ao advento da Mecânica Quântica, dada por Bohr, de Broglie, Heisenberg, Schrödinger e outros, bem como ao desenvolvimento de processos de purificação e dopagem controlada de semicondutores. Enquanto a primeira estabeleceu as bases teóricas para a construção de dispositivos semicondutores, foi a disponibilidade de materiais e técnicas avançadas de fabricação que permitiram a sua realização em escala industrial (ALMEIDA, 2013). A tecnologia futura depende do atual desenvolvimento de novos materiais, da otimização e avanços em novos processos de fabricação, a fim de prover a caracterização para promover suas propriedades – Pesquisar para desenvolver, desenvolver para fabricar!
“To get more from Moore, more than Moore is a must!” (Raj Jammy). Diante à produção em massa de dispositivos baseados na tecnologia de 7nm, iniciada em setembro de 2018, o primeiro processador móvel A12 Bionic chegou ao mercado consumidor mostrando a realidade corrente proposta por Gordon Moore em meados de 1965 com seu artigo o “Cram-ming More Components onto Integrated Circuits” (MOORE, 1998); onde o próprio veio a de-terminar anos mais tarde, em 1975, a tendência para a evolução da microeletrônica, aplicando que o número de transistores nos circuitos integrados duplicaria a cada 24 meses. Sob posterior previsão de David House (uma combinação do efeito “Mais transistores e transistores sendo mais rápidos”) esse período foi reduzido para 18 meses (RASHID et al.,; ARDEN et al., 2010).
Concomitante à ideia de Moore, relevante proposta de análise para a evolução da indústria eletrônica fora feita por Koomey et al. em 2011 (KOOMEY et al., 2011). Conhecida como Lei de Koomey, converge à eficiência energética dos dispositivos baseada na evolução do número de computadores pelo consumo em kWh, no período de 70 anos (1940-2010). Lei que se faz atuante na busca por dispositivos de elevada eficiência e reduzido consumo de ener-gia, fator chave para a portabilidade de sistemas microeletrônicos. Isso nos remete à aliança da ciência a indústria de semicondutores, onde se priorize tecnologias que dissipem mínima quan-tidade de energia, ou seja, possua elevada eficiência energética (KOOMEY et al., 2011; ROL-LOFF, 2014).
Com a constante miniaturização dos dispositivos para tornar possível a tendência proposta, algumas barreiras surgem, tratam-se de efeitos indesejados ao bom funcionamento do dispositivo, a exemplo, a degradação da mobilidade dos portadores e a corrente de fuga, decor-rentes principalmente da redução no comprimento do canal dos dispositivos. A Figura 1.1, evi-dencia a variação do canal dos dispositivos com indicativo de um limite a cada tecnologia no tempo, onde dispositivos bulk MOSFETs apresentam adequado funcionamento até atingirem o comprimento de porta de 15-20nm, FDSOI (Fully Depleted Silicon on Isolator) até 10nm e DG (Double-Gate) podendo atingir comprimentos inferiores a 10nm (COLINGE, 2008).
Para se obter elevada eficiência energética, um transistor deverá apresentar uma corrente de fuga IOFF extremamente baixa quando desligado, o que reduz a potência dissipada; da mesma forma, terá que apresentar uma alta velocidade de chaveamento, a qual está limitada pela sua condução (SS – Subthreshold Slope) de corrente em 60mV/dec (caso ideal – veja Fi-gura 1.2), uma vez que a corrente é gerada pelo processo de difusão na região de sublimiar (COLINGE, 2008; MEMISEVIC et al., 2018). Tanto a corrente IOFF, quanto a inclinação SS de 60 mV/dec, serão explicadas no capítulo 2.
Figura 1.1: Evolução do comprimento do canal previsto pelo The International Roadmap for Devices and Systems (IRDS). As três curvas representam tipos diferentes de CMOS com distintas vertentes de aplicação. Dispositivos de alto desempenho (HP), baixa potência de operação (LOP) e baixa potência de standby (LSTP). Onde o primeiro necessita de um comprimento de canal curto e o segundo/terceiro uma baixa corrente de fuga, o que exige canal longo, respectivamente. Modificado de (COLINGE, 2008).
Diante às constantes pesquisas (GEORGIEV et al., 2017; BADAMI et al., 2018; LIU et al., 2018; LIU; ZHANG, 2018) que visam superar barreiras tecnológicas no âmbito de fabricação e funcionamento dos dispositvos, a diferença nos mecanismos de condução pode gerar vantagens relacionadas à obtenção (i) de imunidade ou resistência aos efeitos de canal curto, (ii) de alta velocidade de chaveamento e, (iii) de um potencial para atingir inclinações de sublimiar menores que 60mV/dec, em temperatura ambiente (Figura1.2) (BADAMI et al., 2018). Almejando tais vantagens, novos materiais, estruturas e princípios de operação ganham interesse junto a comunidade científica. Neste contexto, na Figura 1.2, observamos as respostas de diferentes dispositivos de efeito de campo (FET), em que são apresentadas as curvas de corrente IDS, entre os terminais de dreno (D – Drain) e de fonte (S – Source), com variação da
tensão VGS, entre os terminais de porta (G – Gate) e de fonte. Trata-se da comparação qualitativa
entre as características LogIDSxVGS para região de sublimiar de condução, que tem
comportamento exponencial em relação à VGS, do tradicional MOSFET de silício (Bulk Si) e
de três soluções da atual engenharia, que são FETs: (i) de múltiplas portas (MuGFET), (ii) de canal de alta mobilidade, usando substratos do grupo III-V ou de SiGe e, (iii) de um TFET (T de tunelamento quântico entre banda-banda das regiões de dreno e fonte), que tem uma transição SS íngreme (< 60 mV/dec) e o mais baixo valor de IOFF (< pA). De acordo, o TFET
oferece não só uma maior razão ION/IOFF > 106 (onde: ION e IOFF são as correntes do transistor
uma economia de energia com o mesmo desempenho que um MOSFET. Observa-se ainda que III-V MOSFET apresentam um desempenho superior diante do MOSFET convencional. De acordo, a alta mobilidade dos materiais que compõem um transistor se traduz em redução no consumo de energia e no atraso da porta, pois a alta mobilidade de elétrons pode levar a uma corrente de acionamento mais alta sob fonte de alimentação baixa (COLINGE, 2008; SIVIERI, 2016).
Figura 1.2: Comparação qualitativa de três soluções de engenharia para melhorar as características do MOSFET de silício convencional. Modificada de (SIVIERI, 2016).
À frente de suas excelentes características, os compostos semicondutores do tipo III-V, tornam-se uma alternativa para os limites encontrados pela micro/nanofabricação em silício (a citar, a obtenção de transistores com dimensões menores que 10nm). Suas bandas de energia com transição direta para soluções monolíticas opto/eletrônicas, a elevada velocidade de saturação e alta mobilidade dos elétrons (pelo menos 8 vezes maior que a do Si), são minimizadas frente a desvantagem que reduz drasticamente a utilização dos semicondutores em III-V para a fabricação em escala industrial: eles apesentam baixa qualidade eletrônica na superfície e nas interfaces (metal-semicondutor e isolante-semicondutor) (JÖNSSON, 2016; KOH, 2016; ZOTA, 2017). A elevada densidade de estados dos semicondutores relacionam-se diretamente a problemas estruturais na superfície do substrato, tais como (ZOCCAL, 2007):
• Ligações insaturadas (dangling bonds);
• Deformidade nos ângulos e comprimentos das ligações químicas.
Com excelentes propriedades interfaciais (baixa densidade de estados eletricamente ativos ou com a ligação pendente de Si trivalente facilmente passivada após recozimento em ambiente de hidrogênio), facilidades de processo, alta estabilidade térmica e termodinâmica, o filme de óxido de silício (SiO2) em Si semicondutor (GREEN et al., 2001) apresenta características as quais, infelizmente, os óxidos nativos da superfície dos semicondutores em III-V não detêm, tomando o arseneto de gálio, por exemplo, os óxidos nativos As2O3 e Ga2O3 se formarão quando a superfície do GaAs é exposta ao ambiente. O óxido de arsênio é termodinamicamente instável e, na presença do GaAs, a reação 2GaAs + As2O3 → Ga2O3 + 4As, conduz à formação de arsênio elementar. Após o processo de limpeza, estes óxidos são corroídos, o que gera ligações insaturadas (dangling bonds) de Ga ou de As, atuando como centros de recombinação de pares elétron-lacuna. Assim, estes centros são níveis de energia introduzidos na banda proibida (gap), entre as bandas de valência e de condução do semicondutor, que fixam o nível de Fermi dentro do gap na superfície do semicondutor, ou seja, os elétrons da banda de valência caem nos estados de superfície até que a energia de Fermi coincida com o nível no qual os estados de superfície estão preenchidos, ocorrendo a fixação (NEWMAN et al., 1986; MARTENS et al., 2007; KOH, 2016; ALEKSEEV et al., 2018; DA-GYTE, 2018; ZHOU et al., 2018). Os centros de geração e recombinação de portadores levam à fixação do nível de Fermi e, portanto, a deterioração do desempenho do dispositivo em campos micro/nanoeletrônicos e optoeletrônicos. Por exemplo (ZOCCAL, 2007; MANERA et al., 2008; COLLEONI, 2015; ZHOU et al., 2018):
• Em células solares, haverá perda de portadores e diminuição da eficiência de conversão fotoelétrica;
• Nos lasers, ocorrerá danificação do espelho óptico e elevação na recombinação de portadores, reduzindo sua eficiência na emissão de luz;
• Em fotodiodos, ocasionará diminuição da tensão de ruptura e redução na con-versão da luz recebida pelo dispositivo em corrente elétrica;
• Nos transistores MOSFET, provocará dispersão C-V (capacitância de acumula- ção) e histerese, inibindo a capacidade da porta do FET de modular a carga do canal e a fuga de corrente pelo dreno ID;
• Em transistores HBT, causará redução no ganho de corrente do dispositivo, pois aumentará a recombinação nas regiões de base/emissor.
Portanto, é necessário passivar a superfície em III-V para se obter a excelente performance elétrica prosta por sua alta mobilidade. Controlar os estados de superfície por processos de passivação, onde o agente passivador visa reduzir os defeitos de superfície e interface, assim como remover os óxidos nativos presentes na superfície dos semicondutores, torna-se uma solução para a fabricação de dispositivos em III-V (LU et al., 2017). Essenciais para permitir um baixo estado de fuga em operação enquanto permite altas correntes de acionamento e menor SS, dielétricos empregados para isolar um eletrodo de porta da superfície de um canal (para um transistor FET, por exemplo) estão em constante investigação, simultaneamente à otimização de processos de passivação. A exemplo, embora apresente exce-lentes propriedades interfaciais e confira ao MOSFETs altíssima impedância de entrada, o SiO2 apresenta uma ruptura dielétrica de 2 x 107V/cm, o que limita sua espessura de uso. Logo, uma era de miniaturização de dispositivos necessita de filmes dielétricos, passivadores e isoladores, cada vez mais finos e de alta eficiência (SWART, 2008). Para MOSFETs baseados em III-V, a falta de alevada qualidade, estabilidade termodinâmica dos materiais que passivam os estados da interface impedindo a fixação do nível de Fermi na porta III-V e, na interface entre o dielétrico e o semicondutor, tornam-se um desafio permitente.
“Smaller is better” (PERALAGU, 2016). Lema considerado a força motriz por trás da revolução da microeletrônica, torna a fabricação de dispositivos autoalinhados em conjunto com as recentes técnicas de passivação uma alternativa à otimização dos processos de fabrica-ção, tendo como foco a redução das dimensões (LI, 2018; ZANG, 2018). O processo de autoa-linhamento é baseado em uma região já definida no dispositivo, tal como a porta do MOSFET e o emissor de transistores bipolares de heterojunção (HBT), em que o componente é obtido em torno desta região, que é uma máscara e é uma referência, para formar as outras partes dos transistores. No caso do MOSFET, a porta é formada por material refratário, que atua como máscara para implantação de íons e, recozimento térmico em temperatura alta para a formação das regiões de fonte e de dreno (em torno de 1.000ºC). No caso do HBT, que normalmente é um transistor vertical, o metal de emissor serve como máscara à corrosão úmida ou seca que define as regiões de base e de coletor (LI; CHU, 2017). Assim, o autoalinhamento facilita a fabricação de forma compacta. O processo autoalinhado, para reduzir a inclinação SS abaixo do limite clássico de 60mV/dec, o que é muito desejável para operação de baixa potência de um novo dispositivo que poderá substituir o MOSFET; vem somar-se as estruturas e diferentes princípios de operação, em que a corrente subliminar é dominada por outros mecanismos de transporte, tais como o tunelamento quântico entre bandas do dreno e da fonte (SVENSSON et
al., 2015; NAG et al., 2017; LIU; ZHANG, 2018; WANG; HU, 2018; YOGESWARAN et al., 2018; ZANG, 2018)
É neste contexto, que a proposta desta tese é o desenvolvimento de transistores au-toalinhados, utilizando substratos em III-V, obtidos comercialmente ou por crescimentos epi-taxiais, e passivação, baseada no nitreto de silício (SiNx). Propõe-se, sobretudo, a utilização das facilidades de laboratórios nacionais – CCSNano/Unicamp, LPD e LBN do IFGW/Unicamp, LabSem/Puc-Rio e LMF/LNNano/CNPEM para o desenvolvimento de diferentes transistores, tais como HBT, Vertical MOSFET, Vertical TFET e sem junção baseado em nanofio (JNT).
1.2. OBJETIVO
O presente trabalho tem por objetivo, através da utilização de recursos e tecnologias nacionais, o desenvolvimento da passivação por nitreto de silício, depositado através de ECR-CVD, na fabricação e caracterização de transistores autoalinhados HBTs, Vertical MOSFETs, TFETs e não-autoalinhados, os JNTs; baseados em substratos III-V, comercial e crescidos epitaxialmente por MOCVD ou CBE.
1.3. ORGANIZAÇÃO DA TESE
Esta tese foi dividida em cinco capítulos. Além deste capítulo introdutório com um background e motivação, os demais capítulos e anexo apresentam respectivamente:
O Capitulo 2 – Apresenta resumidamente alguns métodos de passivação, o princípio básico de funcionamento dos dispositivos fabricados e as técnicas de crescimento epitaxiais utilizadas na produção dos substratos usados.
O Capitulo 3 – Apresenta a descrição detalhada dos crescimentos dos substratos usados para a fabricação dos dispositivos; os métodos de passivação e isolamento empregados para a cons-trução dos dispositivos; e, as etapas de processos otimizados para a fabricação dos transistores de tunelamento induzido por efeito de campo (TFET), dos transistores de efeito de campo me-tal-óxido-semicondutor (Vertical MOSFET), dos transistores sem junção baseados em nanofios (JNT) e dos transistores bipolares de heterojunção (HBT).
O capítulo 4 – Apresenta os resultados das análises dos filmes de nitreto de silício depositados sobre as lâminas de InGaP/GaAs e GaAs (onde os dispositivos foram fabricados), bem como as análises elétricas e estruturais dos transistores propostos.
O capítulo 5 – Apresenta as conclusões, contribuições e as perspectivas futuras sobre este tra-balho.
Anexo A – Apresenta o conjunto de máscaras autoalinhadas utilizadas na fabricação dos dispositivos.
CAPÍTULO 2
TÉCNICAS DE PASSIVAÇÃO, OPERAÇÃO DOS
TRANSISTORES E CAMADAS EPITAXIAIS.
___________________________________________________________________________
2.1 PASSIVAÇÃO
Várias técnicas aplicadas à redução da densidade de estados nas superfícies ou in-terfaces isolante-semicondutor, compõem significativo progresso na otimização de processos de passivação de superfícies III-V, que incluem desde tentativas de tratamentos químicos com soluções de ácidos, sulfetos e sulfatos, crescimentos epitaxiais, tratamentos por plasma; cresci-mentos de fina camada de material na interface isolante/semicondutor (I-S) e deposição de óxi-dos (ZOCCAL,2007).
2.1.1 MÉTODOS DE PASSIVAÇÃO
A deposição in situ de óxido de gálio-gadolínio – Ga2O3(Gd2O3) ou (GGO) – foi que, pela primeira vez, resultou na liberação do nível de Fermi em III-V e obtenção de densi-dades de estado na superfície menores que 1011cm-2 (KWO et al., 1999; HONG; KWO, 2006; HONG et al., 2007). Logo após, a utilização de óxido de alumínio (Al2O3) causou, também, a
atômicas (Atomic Layer Deposition -ALD) (HONG et al., 2007). Amplamente estudada, a passivação de superfícies III-V utilizando Al2O3 através da técnica de ALD, compila ciclos com diferentes precursores, de acordo com cada equipamento e processo, onde basicamente, o trimetilaluminio (TMA) reage com o óxido de arsênio e se transforma em arsênio metálico e Al2O3 (SHAHRJERDI et al., 2008; GAO et al., 2018). O depósito de filmes finos de passivação pela tecnologia ALD, fornece uma rápida e confiável maneira de se obter filmes com alto con-trole de espessura, baixas contaminações de oxigênio e elevada conformidade, características ideais no processamento de dispositivos micro/nanoeletrônicos (WEBER; JANOTTI; VAN DE WALLE, 2011; HSUEH et al., 2017; EKERDT; CHOPRA, 2018). O uso de ALD fornece a oportunidade de integrar filmes finos de passivação de alta qualidade à compostos semicondutores III-V, o que melhora a qualidade da interface, reduzindo e/ou removendo óxidos nativos sobre a superfície desses semicondutores (HINKLE et al., 2008; SHAHRJERDI, 2008).
Atualmente, os processos de otimização compilam diferentes processos e/ou técnicas a fim de se obter melhores resultados à superfície dos semicondutores III-V. Por exemplo, utiliza-se ácido fluorídrico (HF), ácido clorídrico (HCl), sulfeto de amônio ((NH4)2S) e/ou hidróxido de amônio (NH4OH) (BESSOLOV; LEBEDEV, 1998), com objetivo de retirar o óxido superficial e uniformizar a superfície do semicondutor. Subsequente, o processo ALD resulta no desaparecimento do arsênio elementar e o destravamento dos níveis de Fermi na interface do GaAs (HUANG et al., 2005; XUAN; LIN; PEIDE, 2007). A saber, superfícies expostas ao ar, levam à formação inevitável de óxidos nativos e a formação de arsênio elemen-tar, ligações metálicas que fixaram o nível de Fermi, de acordo ao apresentado no capítulo 1. Nesse caso, inserindo-se átomos de oxigênio (O) na ligação metálica, através de reações com H2O ou O2 nos diferentes ciclos do ALD, vêm auxiliar na passivação da superfície e liberação do nível de Fermi (KENT et al., 2013; ALEKSEEV et al., 2018; ZHOU et al., 2018). Dessa forma, o Al2O3 configura uma excelente passivação, eliminando a formação de óxidos na superfície do material III-V.
Por conseguinte, depositado como agente passivador, o ZnO consegue reduzir a densidade de estados na interface e ganha espaço no campo da passivação. A presença de ZnO em superfícies de GaAs atua como uma barreira à reação do oxigênio e, de modo subsecutivo, na redução da concentração de óxidos na interface metal/semicondutor. A passivação com ZnO vem reduzir a barreira Schottky nessa região de deposição, atuando como uma barreira para restringir o fluxo de portadores fora do canal, a exemplo. Para a passivação de estruturas III-V por ZnO, houve a redução da densidade de estados na interface e, como resultado, melhorias
significativas nas características C-V dos dispositivos (KUNDU; SHRIPATHI; BANERJI, 2011; BYUN et al., 2014; LUCERO et al., 2015, 2016; LEE et al., 2018).
Amplamente explorado como agente de passivação elétrica para o semicondutor III-V, o enxofre (S), em solução reativa, pode remover com alta eficiência o óxido nativo de GaAs e consequentemente, compostos binários como sulfetos de Ga (GaxSy) e As (AsxSy) são
formados frente as ligações insaturadas provenientes da desoxidação. (ZHOU et al., 2018). A saturação das ligações com o enxofre, produzindo terminações –S na superfíe do III-V, fornecem proteção contra oxidação e reduzem a densidade dos estados de superfície (BESSO-LOV; LEBEDEV, 1998). Contudo, são resultados temporários devido à grande instabilidade termodinâmica dos produtos formados, frente a sua exposição ao oxigênio do meio (ZOCCAL, 2007). Com o refinamento das pesquisas, a estabilidade química à proteção de qualidade para superfícies de GaAs fora obtida, por exemplo, para a passivação por enxofre através de monocamadas auto-organizadas (SAMs – Self-Assembled Monolayers) de octadecanotiol (ODT) (CUYPERS et al., 2016). Nessse estudo, ligações de Ga-S, termicamente estáveis até a temperatura de 300C, são obtidas quando o ODT reage com a superfícíe e forma tiolatos (RS -) de gálio e de arsênio. Embora com atrativos, a passivação por SAMs não se aplica a processamento em longa escala de dispositivos, devido ao longo tempo de processo, necessário a obtenção dos filmes supeficiais ultra-finos de boa qualidade (com alto grau de saturação das ligações superficiais) (ZHOU et al., 2018).
Outro método de passivação que prioriza a remoção dos óxidos superficiais buscando a saturação das ligações, dessa forma a redução da densidade de estados superfíciais, é o tratamento por plasma. Utilizando-se do plasma, a remoção dos óxidos nativos pode ocorrer através de duas formas: (i) pelo impacto de íons altamente energéticos, por exemplo, argônio (Ar+)e nitrogênio (N+) ou, (ii) pela reação química utilizando gases baseados em hidrogênio (H), em sulfeto de hidrogênio (HS), em amônia (NH3)ou em hexafluoreto de enxofre (SF6).
Inerente à remoção das ligações elementares de As, Ga-O e As-O, ocorre a imediata saturação das ligações de acordo com o reagente utilizado para o plasma (XU et al., 2018; ZHOU et al., 2018). Em superfície de GaAs a desoxidação e formação de uma fina camada de GaN na su-perfície do GaAs, torna a passivação por plasma de nitrogênio altamentre eficaz, pois o nitrogênio realiza o preenchimento das vacâncias deixadas pelo arsênio. De acordo com Zoccal (ZOCCAL, 2007), a passivação da superfície ocorre porque o nitreto de gálio apresenta um valor de energia da banda proibida superior se comparado ao GaAs.
dielétrico e semicondutor, uma camada de controle permante é depositada na interface previamente desoxidada por via úmida ou seca (interface passivation layers – IPL ou interface control layer – ICL). Inicialmente, a técnica se baseou na utilização de silício (Si) depositado, principalmente, por MBE (HASEGAWA et al., 1989; KOVESHNIKOV et al., 2006; OK et al., 2006; OKTYABRSKY et al., 2006). Após a camada de controle ser depositada, é obrigatório oxidar parcialmente o Si através de recozimento térmico (ou depositar uma fina camada de óxido de silício), pois o excesso defeitos aprisionados e inerentes ao processo, resulta em um aumento na densidade de estados na interface. Essa fina camada de óxido de silício na interface é uma excelente barreira que evita interações e degradação, bem como reduz tensões estruturais referente a incompatibilidade dos materiais na camada da interface semicondutor e dielétrico (região com alta constante dielétrica). Como resultado, há na interface semicondutor-dielétrico, uma camada de controle composta por uma camada de SiO2 sobre uma fina camada de silício (AKAZAWA; HASEGAWA; OHUE, 1989; HASEGAWA et al., 1989, 1990; AKAZAWA; ISHII; HASEGAWA, 1991). Devido às incompatibilidades de processo, a técnica ficou ador-mecida até que pesquisas demostraram que a utilização de uma IPL de silício amorfo (a-Si) retirava a necessidade de tratamento térmico, resultando em uma redução da densidade de es-tados e na liberação do nível de Fermi (OKTYABRSKY et al., 2006; OKTYABRSKY; PEIDE, 2010).
Estudos realizados com outros materiais binários (ZnO e ZnO/ZnS), ternários (AlON, NdON) ou quaternários (GGON, LaSiON e NdAlON) que, depositados como camada de controle para melhorar a interação entre o semicondutor e o dielétrico, passivam a superfície do semicondutor em III-V. Esses trabalhos atigem uma redução na densidade de estados na ordem de <1012cm-2 (WANG et al., 2015; LUCERO et al., 2016; LU et al., 2017; LEE et al., 2018; LIU et al., 2018).
Outro material em destaque nos processos micro/nanoeletrônicos vem a ser utilizado como coluna vertebral nesse trabalho. O nitreto de silício, devido sua elevada rigidez dielétrica em comparação ao dióxido de silício, alta resistividade, inércia química, boa resistência mecânica e alta estabilidade térmica, é utilizado, a exemplo, como isolante de porta em transistores de filmes finos que estão em monitores de tela plana; pode ser aplicado em dispositivos de memória não volátil devido sua capacidade de captura; e da mesma fora, usado como máscara de oxidação e barreira de difusão na tecnologia de circuitos integrados.
As excelentes respostas elétricas dos dispositivos III-V que receberam filmes de nitreto de silício nas diferentes etapas da fabricação, tornam esse material um agente passivador de alta qualidade (HAHN et al., 1998; LEE et al., 1998; ZOCCAL; DINIZ; RAMOS, 2005;
CHEN; TSU-TSUNG; COTTER, 2006; ASHOUR et al., 2013). Nitretos são normalmente de-positados utilizando PECVD (Plasma Enhanced Chemical Vapor Deposition). Devido à exis-tência do óxido superficial, prejudicial à superfície III-V, processos tradicionais de deposição de nitreto de silício possuem a necessidade de tratamentos prévios por plasma de H2, N2, ou NH3 para a retirada do mesmo (ZOCCAL, 2007). A essas técnicas convencionais de deposição de nitreto de silício, soma-se ao pré-tratamento, o bombardeio de íons de hidrogênio (proveniente dos gases amônia, silana e diclorosilana, a citar), que induz muitos defeitos (baixa densidade, elevada porosidade) no filme, degradando suas propriedades elétricas. Deteriorando as propriedades do SiNx, dispositivos como HBTs, por exemplo, apresentam uma elevada cor-rente de base e redução no ganho de corcor-rente, pois centros de recombinação são gerados com a incorporação de hidrogênio na região de emissor ou de base (DINIZ; DOI; SWART, 2003; ZOCCAL, 2007). Os defeitos, resultantes da alta energia e fluxo dos íons que bombardeiam o filme em deposição são drasticamente reduzidos com a utilização da ressonância ciclotrônica de elétrons ECR-CVD (Electron Cyclotron Resonance Chemical Vapor Deposition), plasma de alta densidade e baixa energia. A alta reatividade das espécies de gás (alta eficiência de ionização) e a operação de baixa pressão são primordiais para a obtenção de filmes com elevada qualidade estrutural e dielétrica (ZOCCAL; DINIZ; RAMOS, 2005; ZOCCAL, 2007). Por plasma de alta densidade a baixas temperaturas, espera-se reduzida quantidade de hidrogênio incorporado resultante da utilização de SiH4/N2 (comparação direta com a utilização de SiH4/NH3), uma vez que SiH4 + 2N2 → SiNx + 6H2 (FLEMISH; PFEFFER, 1993; LEE et al., 1998).
A passivação, proposta por este trabalho, utilizando nitreto de silício depositado por ECR-CVD, leva à máxima redução da densidade de estados em superfícies semicondutoras (<1012cm-2) e não requer qualquer processo de pré-tratamento antes da deposição do SiNx, a
exemplo o emprego de plasmas ou tratamento com espécies de enxofre (DINIZ; DOI; SWART, 2003; ZOCCAL et al., 2006; MANERA et al., 2008). Isso ocorre porque a ionização e a dissociação de plasma ECR-CVD de alta densidade, contendo SiH4 e N2 (gases utilizados para
a deposição de filme de nitreto de silício), não apenas permite a baixa concentração de íons hidrogênio e nitrogênio em contato com a superfície do substrato GaAs, mas remove o óxido nativo e forma uma camada ultrafina de GaN. A formação de GaN na interface SiNx/GaAs
indica a passivação de alta qualidade. Assim como o Al2O3 obtido por ALD, o SiNx depositado
por ECR-CVD, tem sido utilizado como dielétrico de porta para nMOSFETs planares e camada de passivação para superfícies emissor/base/coletor de transistores bipolares de heterojunção fabricados em substratos em III-V (ZOCCAL; DINIZ; RAMOS, 2005; ZOCCAL et al., 2006,
2007). O processo de deposição de SiNx está suportado pelos testes e caracterizações realizados no doutorado de Leonardo B. Zoccal, onde diferentes plasmas ECR-CVD foram caracterizados, através da técnica de espectroscopia de emissão óptica (OES) acoplada ao reator, obtendo-se baixa formação de espécies H e NH na fase gasosa para pressão de processo de 2mTorr (ZOC-CAL, 2007).
2.2. PRINCÍPIO BÁSICO DE FUNCIONAMENTO DOS DISPOSITIVOS FABRICADOS
2.2.1 TRANSISTORES VERTICAIS DE EFEITO DE CAMPO METAL-ÓXIDO-SEMICONDUTOR (VERTICAL MOSFET)
Os dispositivos MOSFETs estão disponíveis em duas formas básicas:
• Tipo Depleção – Nesse tipo de dispositivo (D-MOSFET) o canal já existe previamente a aplicação da tensão de porta. O controle de corrente em um MOSFET do tipo depleção se dá pelo controle da largura do canal, ou seja, através do potencial aplicado à porta do transistor. Há uma alta impedância de entrada.
• Tipo Enriquecimento – Tipicamente o mais usado pela indústria, o transistor desse tipo (E-MOSFET) requer uma tensão VGS (entre porta (G) e fonte (S))
para ligar o dispositivo, ou seja, o canal para condução existirá após aplicação de uma tensão de um limiar de condução (Vth – Threshold Voltage) na porta. Um dispositivo planar MOSFET (Figura 2.1), é composto basicamente de quatro terminais: porta (G), fonte (S), dreno (D), e corpo (B), cada u.m podendo ser polarizado independentemente. Para a operação de um transistor MOSFET de canal n enriquecimento (nMOS), em que o substrato é do tipo p, a fonte e o corpo são aterrados (VBS=0) e o dreno
polarizado com uma tensão positiva (VD>0). Ao submeter a porta a VGS=0V, cria-se uma região
de portadores majoritários (lacunas) acumulados, embaixo do dielétrico da porta e isolando a fonte e o dreno. Como resultado ao isolamento, teoricamente, não há corrente de dreno (ID) que
flui ao longo do canal e o transistor está desligado, estado conhecido como condição off-state do transistor nMOS. Aplicando-se uma tensão de porta (VGS) diferente de 0V, nesse caso
positivo, as lacunas são depletadas da interface dielétrico/semicondutor que, inicialmente, resulta na formação de uma região de depleção, desprovida de portadores majoritários. A medida que a tensão de porta aumenta suficientemente, os elétrons gerados termicamente na
borda da região de depleção e os elétrons que saem das regiões n+ de fonte e dreno, acumulam-se sob o dielétrico da porta, na superfície do acumulam-semicondutor, dando origem a uma camada de inversão. A inversão do canal resulta em um fluxo de corrente no canal entre a fonte e o dreno e o transistor está ligado, uma condição referida como on-state. O valor da tensão de porta na qual o dispositivo começa a funcionar é chamado de tensão de limiar, ou seja, tensão limite abaixo da qual o transistor encontra-se em off-state ou sublimiar.
Vale salientar que, na condição sublimiar (Subthreshold – ver Figura 1.2 no capítulo anterior), com a polarização de VGS entre 0V e Vth, a corrente IDS varia, respectivamente, de pA
(denominada de IOFF) até µA (intitulada de ION), exponencialmente com VGS, independente da
tensão VDS. Estes valores de corrente são provenientes de fugas causadas principalmente devido
às densidades de defeitos entre o dielétrico de porta e o semicondutor, como apresentado no item 2.1 de passivação; e aos efeitos de canal curto, tal como a perfuração MOS (PunchThrough), em que ocorre a condução de corrente pelo substrato, pois apresenta mais baixa impedância, devido à proximidade entre as camadas de depleção das regiões de dreno e de fonte. Uma forma de reduzir a perfuração MOS é a mais alta concentração de dopantes nas regiões entre a fonte e o dreno, o que resulta em camadas de depleção com larguras menores, pois são inversamente proporcionais à dopagem do substrato. Para a condição ideal, com excelente passivação na interface dielétrica-semicondutor e/ou sem a perfuração MOS, o inverso da inclinação (Slope) para a curva IDS, em escala logarítmica, versus VGS, para a região
sublimiar, apresenta uma limitação física de 60mV por década de corrente para temperatura ambiente. Este parâmetro (veja na Fig.1.2 no capítulo anterior) é denominado como Sub-threshold Slope (SS) (COLINGE, 2008; JÖNSSON, 2016).
Com o aumento da tensão de porta de forma superior ao Vth (VGS≥Vth), aumentará
a concentração de portadores no canal condutivo, resultando em uma maior corrente entre a fonte e o dreno (IDS), em que, para VDS<VGS-Vth e para VDS≥VGS-Vth, nas curvas IDS xVDS
(Figura 2.2), com variação de VGS, o transistor está polarizado nas regiões linear (ou triodo, em
que a variação de IDS é linear em relação à VDS) e de saturação (em que ocorre o estreitamento
do canal próximo ao terminal de dreno, com IDS mantendo-se praticamente constante para
qualquer valor de VDS, com comportamento similar a fonte de corrente). Portanto, a corrente
positiva (IDS), no caso do nMOS, que flui do dreno para a fonte é controlada pela tensão de
porta. É esta modulação da corrente de dreno (IDS), através da polarização da tensão de porta
(VGS), que fornece as operações de chaveamento em circuitos lógicos digitais e de amplificação
A Figura 2.1, concomitantemente, ilustra um transistor MOSFET de canal n (nMOS), pois possui elétrons como portadores de carga, e que é fabricado em um substrato do tipo p, com regiões n+ para o dreno e a fonte (PERALAGU, 2016). Os parâmetros de dimensi-onamento mais importantes de um transistor MOSFET são (i) a largura do canal (W), que con-diciona a passagem de corrente no transistor (densidade de corrente é proporcional a largura do canal) e, (ii) o comprimento do canal (L), que está diretamente relacionado com o tempo de trânsito dos elétrons no canal, restringindo assim a resposta em frequência do dispositivo (CO-LINGE, 2008).
Figura 2.1: (a) Diagrama esquemático de um nMOS do tipo enriquecimento. Em estrutura física de um dispositivo MOSFET, ambos os tipos são muito semelhantes, o que os difere é o substrato tipo p (nMOS) ou tipo n (pMOS) e, as regiões de fonte e dreno fortemente dopada tipo n+ (nMOS) ou p+ (pMOS). (b) Cross-section de um
disposi-tivo nMOS.Modificada de (SEDRA; SMITH, 2013).
Pode-se definir as 3 regiões de operação, de acordo com a polarização dos terminais do transistor, como sendo corte ou sublimiar (nMOS – VGS≤Vth; pMOS – VGS≥Vth ), linear ou triodo (nMOS – VGS≥Vth e VDS≤VGS-Vth; pMOS – VGS≤Vth e VDS≥VGS-Vth;) e saturação (nMOS – VGS≥Vth e VDS≥VGS-Vth; pMOS – VGS≤Vth e VDS≤VGS-Vth). Na Figura 2.2 é possível observar curvas características de um transistor nMOS, onde V0V=VDSsaturação=VGS-Vth.
A Figura 2.3 mostra dois esquemas de transistores nMOS verticais (MATHEW; SADD, 2004; HALL et al., 2007). Em (a), o transistor é formado por camadas epitaxiais (n+/p/n+). Em (b) as regiões de fonte e de dreno n+ são formadas por implantação de íons e recozimento térmico. Ambos são transistores autoalinhados, tendo a máscara do contato de dreno (drain) como referência para corrosão e para implantação de íons, respectivamente, e definição das outras partes dos transistores. São verticais, pois o fluxo de elétrons sai da fonte e vai para o dreno na vertical. Diferente do que ocorre com o transistor nMOS planar esquema-tizado na Figura 2.2, em que o fluxo de elétrons entre a fonte e o dreno é na horizontal. Outra
diferença é que os transistores da Figura 2.3 apresentam duas portas (gate) MOS nas superfícies das paredes laterais do pilar semicondutor, obtendo-se dois caminhos de fluxo de elétrons para um mesmo dispositivo. Assim, tem-se um desempenho duplo em relação ao transistor planar com uma única porta. Uma nota importante é que o comprimento L do transistor vertical não necessita de um processo de nanolitografia (dimensões menores que 100nm), como ocorre com os dispositivos planares e os atuais tridimensionais (3D) FinFETs para definição do canal com dimensão L. Os transistores verticais nMOSFETs e TFETs fabricados nesta tese são formados com camadas epitaxiais n+/p/n+ e p+/i/n+ similares à mostrada na Figura 2.3 (a).
Figura 2.2: Curvas IDSxVDS de um nMOS do tipo enriquecimento. Modificada de (SEDRA; SMITH, 2013)
Figura 2.3: Esquemas de dois transistores nMOS verticais (a) Estrutura n+/p/n+ crescida epitaxialmente; (b)
Es-trutura com regiões de fonte e de dreno n+ são formadas por implantação de íons e recozimento térmico.
2.2.2. TRANSISTORES SEM JUNÇÃO BASEADOS EM NANOFIOS (JNT)
