Microeletrônica. Prof. Fernando Massa Fernandes. Aula 24. Sala 5017 E.

(1)

Microeletrônica

Aula 24

Prof. Fernando Massa Fernandes

Sala 5017 E

fernando.fernandes@uerj.br

https://www.fermassa.com/Microeletronica.php

(2)

Ring oscillator

O ring oscillator é normalmente utilizado para indicar a velocidade de um processo

MOSIS WAFER ACCEPTANCE TESTS

RUN: T89Y VENDOR: AMIS

TECHNOLOGY: SCN05 FEATURE SIZE: 0.5 microns

CIRCUIT PARAMETERS UNITS Inverters K

Vinv 1.0 2.02 volts Vinv 1.5 2.29 volts Vol (225 uA) 2.0 0.30 volts Voh (225 uA) 2.0 4.68 volts Vinv 2.0 2.47 volts Gain 2.0 -19.04 Ring Oscillator Freq.

DIV256 (31-stg,5.0V) 94.47 MHz D256_WIDE (31-stg,5.0V) 156.13 MHz Ring Oscillator Power

DIV256 (31-stg,5.0V) 0.45 uW/MHz/gate D256_WIDE (31-stg,5.0V) 0.94 uW/MHz/gate

COMMENTS: SUBMICRON

*MOSIS file ami-c5/t89y-params.txt

f

_clk

= 1

n . 0,7 . ( ^R

n

+R

_p

) ^. ^C

tot

Análise da tecnologia C5 – Estimativa da frequência de

oscilação de um oscilador de 31 estágios.

f _osc=177 MHz f _osc=177 MHz

(3)

Análise da tecnologia C5 – Estimativa da dissipação de potência dinâmica no oscilador em anel.

(20/2)

(10/2)

Exercício Proposto

Dissipação de potência dinâmica

Revisão

(4)

Análise da tecnologia C5 – Estimativa da dissipação de potência dinâmica no oscilador em anel.

a) Estime a corrente total média no oscilador em anel de 31 estágios da aula anterior.

b) Estime a potência dinâmica total dissipada no oscilador em anel de 31 estágios.

c) Estime a potência média dinâmica dissipada por inversor no oscilador em anel de 31 estágios.

d) Estime a potência média dinâmica dissipada por inversor por MHz no oscilador em anel de 31 estágios.

Exercício Proposto

(5)

Análise da tecnologia C5 – Estimativa da dissipação de potência dinâmica no oscilador em anel.

f

_osc

= 1

n . 0,7 . ( ^R

n

+R

_p

) ^. ^C

tot

C

_tot

= 5

2 ( _4,44 _fF+ _8,88 _fF )

R_n=4,4k%OMEGA R_p=3,4k%OMEGA n= 31

f _osc=177 MHz

Dissipação de potência dinâmica

P_avg=146 μWW

Exercício Proposto

Revisão

(6)

Análise da tecnologia C5 – Estimativa da potência dissipada por inversor

(20/2)

(10/2)

P_avg=

(

^Cin+C_out

)

^.^VDD²^{. 10}⁶^/ ^{MH z}

^P

avg

= 5

2 ( ^C

ox1

+C

_ox2

) ^. ^VDD

²

^{. 10}

⁶

^/ ^MHz

Em geral é dada por MHz

Exercício Proposto

(7)

Análise da tecnologia C5 – Estimativa da potência dissipada por inversor

(20/2)

(10/2)

P

_avg

= 5

2 ( ^C

ox1

+C

_ox2

) ^. ^VDD

²

^{. 10}

⁶

^/ ^MHz

P

_avg

= 5

2 ( 4,44 fF+ 8,88 fF ) . 5

²

.10

⁶

=0,83 μWW / MHz Dissipação de potência dinâmica /MHz

Exercício Proposto ^Revisão

(8)

Ring oscillator

O ring oscillator é normalmente utilizado para indicar a velocidade de um processo

COMMENTS: SUBMICRON

*MOSIS file ami-c5/t89y-params.txt

f

_clk

= 1

n . 0,7 . ( ^R

n

+R

_p

) ^. ^C

tot

P

_avg

= 0,83 μWW / MH z

Análise da tecnologia C5 –

Potência dissipada no inversor

(9)

Conclusão

COMMENTS: SUBMICRON

*MOSIS file ami-c5/t89y-params.txt

P

_avg

= 0,83 μWW / MH z f

_osc

= 177 MH z

* A análise das características dinâmicas do inversor possibilitou avaliarmos as características operacionais de circuitos digitais que empregam a tecnologia C5 na sua fabricação.

* Por meio do método adotado aqui, os modelos digitais, utilizados, embora muito simplificados, permitiram obtermos uma boa estimativa das características operacionais dinâmicas dos circuitos digitais fabricados na tecnologia C5.

Revisão

(10)

Trabalho 3 – Inversor CMOS

Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).

Faça o projeto do esquemático e do leiaute utilizando o software Electric.

O arquivo de simulação deverá ser gerado em código spice.

Consulte o tutorial 3 do site cmosedu.

(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)

Parte 1 – Simulação c.c. (sch) → Gráficos (V

_out

x V

_in

) e (I

_vdd

x V

_in

) Parte 2 – Simulação c.a. (lay) → Gráfico (V

_out

e V

_in

) x tempo (ps)

Data de entrega: 06/06 (qui)

(11)

Trabalho 3 – Inversor CMOS

Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).

Faça o projeto do esquemático e do leiaute utilizando o software Electric.

O arquivo de simulação deverá ser gerado em código spice.

Consulte o tutorial 3 do site cmosedu:

(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)

Parte 1 – Simulação c.c. (sch) → Gráficos (V

_out

x V

_in

) e (I

_vdd

x V

_in

) Parte 2 – Simulação c.a. (lay) → Gráfico (V

_out

e V

_in

) x tempo (ps)

Enviar arquivo compactado do trabalho (.zip) para o email

fernando.fernandes@uerj.br, contendo:

1. Arquivo do Electric (.jelib)

2. Dois arquivos do LTSpice (.spi) – sch e lay 3. Print do esquemático e do layout do

inversor e dos gráficos

[ V

_out

x V

_in

e I

_vdd

x V

_in

] e [(V

_out

e V

_in

) x tempo]

Nome do arquivo: Exemplo

FernandoMF_Trab2_2018(2)_Microeletronica.zip

Data de entrega: 06/06 (qui)

Revisão

(12)

Trabalho 3 – Inversor CMOS

Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).

Faça o projeto do esquemático e do leiaute utilizando o software Electric.

O arquivo de simulação deverá ser gerado em código spice.

Consulte o tutorial 3 do site cmosedu:

(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)

Esquemático Leiaute

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Trabalho 3 – Inversor CMOS

Parte 1 – Simulação c.c. a partir do esquemático (sch)

→ Gráficos (V

_out

x V

_in

) e (I

_vdd

x V

_in

)

a) Simule o inversor e obtenha os gráficos V

_out

x V

_in

para diferentes larguras de canal no PMOS (W = 3µm, 6µm e 9µm)*.

Escreva nos gráficos o ponto de chaveamento do inversor (V

_sp

) em cada caso.

b) Obtenha o gráfico da corrente no inversor (I

_vdd

) pela tensão na entrada (V

_in

) para W = 6µm.

*Modifique a largura do PMOS (diretamente no arquivo .spi) de W = 6µm (W=6U) para W = 3µm e 6µm (W=3U e W=9U) e determine os novos valores de V

_sp

.

Revisão

(14)

Trabalho 3 – Inversor CMOS

Parte 1 – Simulação c.c. a partir do esquemático (sch)

→ Gráficos (V

_out

x V

_in

) e (I

_vdd

x V

_in

)

Vsp → pmos W=3,6,9 U (.spi)

(3 gráficos) vdd vdd 0 DC 5

vin in 0 DC 0 .dc vin 0 5 1m

.include /home/fernando/Microeletronica/Electric/C5_models.txt

Para W=6U

(1 gráfico)

(15)

Trabalho 3 – Inversor CMOS

Parte 2 – Simulação c.a. a partir do leiaute (lay)

→ Gráficos (V

_out

e V

_in

) x tempo (ps)

a) Obtenha o gráfico da resposta do inversor a um pulso na entrada (V

_in

) de 5V com duração de 200ps. Escreva no gráfico os tempos de atraso t

_PHL

e t

_PLH

.

Revisão

(16)

→ Foco em projeto e simulação de Inversores CMOS

→ Critérios gerais:

→ Leiaute e esquemático no Electric (2)

→ Tecnologia C5 (300 nm, mocmos)

→ DRC, ERC e NCC

→ Eficiência geral do leiaute

→ Consistência dos arquivos .spi (leiaute e esquemático) em (2) relação aos objetivos da simulação

→ Parte 1 – Simulação C.C. (.sch)

→ Ponto de operação para W(pmos) = 3µm, 6µm e 9µm (3)

→ Gráfico da corrente Idd x Vin (1)

→ Parte 2 – Simulação C.A. (.lay)

→ Tempo de atraso T

^PHL

(1)

→ Tempo de atraso T

^PLH

(1)

(17)

Porta NAND CMOS

Bloco de construção fundamental para a circuitos digitais

*http://ecetutorials.com/digital-electronics/nand-gate-truth-table-relaisation-using-diode-transistor-cmos/

(18)

Bloco de construção fundamental para a circuitos digitais

*http://ecetutorials.com/digital-electronics/nand-gate-truth-table-relaisation-using-diode-transistor-cmos/

A porta NAND é dita uma porta universal pois as suas combinações permitem realizar todas as operações lógicas básicas (Inversor, AND, OR):

*http://hyperphysics.phy-astr.gsu.edu/hbase/Electronic/nand.html#c4

(19)

Porta NAND CMOS

Bloco de construção fundamental para a circuitos digitais

*http://ecetutorials.com/digital-electronics/nand-gate-truth-table-relaisation-using-diode-transistor-cmos/

Leiaute

(20)

Esquemático, Leiaute e simulação de uma porta NAND CMOS em tecnologia C5 (0.3 µm).

- Faça o projeto do esquemático e do leiaute utilizando o software Electric.

- O arquivo de simulação deverá ser gerado em código spice.

- Siga o tutorial 4 do site cmosedu:

(http://cmosedu.com/videos/electric/tutorial4/electric_tutorial_4.htm)

Parte 1 – Estime a área total em mícrons-quadrados (µm

²

) ocupada pela porta NAND Parte 2 – Simulação c.a. do leiaute (lay)

→ Deve ser considerada uma carga de 250fF conectada na saída do inversor

→ Obtenha o Gráfico (V

_out

e V

_in

) x tempo (ns)

→ Obtenha o Gráfico [I(vdd) e I(cload)] x tempo (ns)

Parte 3 – A partir do gráfico (V

_out

e V

_in

) x tempo (ns) obtenha os tempos de atraso (t

_PHL

e t

_PLH

)

Parte 4 – considerando que a carga de 250fF é bem maior que a capacitância parasítica da

porta, estime a potência média dissipada em µW/MHz.

(21)

Trabalho 4 – Porta Nand

Esquemático, Leiaute e simulação de uma porta NAND CMOS em tecnologia C5 (0.3 µm).

Parte 2 – Simulação c.a. do leiaute (lay)

→ Deve ser considerada uma carga de 250fF conectada na saída do inversor

→ Obtenha o Gráfico (V

_out

e V

_in

) x tempo (ns)

→ Obtenha o Gráfico [I(vdd) e I(cload)] x tempo (ns)

Código SPICE vdd vdd 0 dc 5

vin in 0 dc 0 pulse 0 5 20n 0 0 20n 40n 4 cload out 0 250fF

.tran 0 200n

.include … /C5_models.txt

(22)

Esquemático, Leiaute e simulação de uma porta NAND CMOS em tecnologia C5 (0.3 µm).

Parte 2 – Simulação c.a. do leiaute (lay)

→ Deve ser considerada uma carga de 250fF conectada na saída do inversor

→ Obtenha o Gráfico (V

_out

e V

_in

) x tempo (ns)

→ Obtenha o Gráfico [I(vdd) e I(cload)] x tempo (ns)

Código SPICE vdd vdd 0 dc 5

vin in 0 dc 0 pulse 0 5 20n 0 0 20n 40n 4 cload out 0 250fF

.tran 0 200n

.include … /C5_models.txt

(23)

Trabalho 4 – Porta Nand

Esquemático, Leiaute e simulação de uma porta NAND CMOS em tecnologia C5 (0.3 µm).

- Faça o projeto do esquemático e do leiaute utilizando o software Electric.

- O arquivo de simulação deverá ser gerado em código spice.

- Siga o tutorial 4 do site cmosedu:

(http://cmosedu.com/videos/electric/tutorial4/electric_tutorial_4.htm)

Enviar arquivo compactado do trabalho (.zip) para o email

fernando.fernandes@uerj.br, contendo:

1. Arquivo do Electric (.jelib)

2. Arquivos do LTSpice (.spi) – lay

3. Síntese em arquivo pdf, contendo o esquemático, layout, e os dois gráficos.

Nome do arquivo: Exemplo

FernandoMF_Trab4_2018(2)_Microeletronica.zip

Data de entrega: 14/06 (sex)

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1. Transporte em semicondutores.

2. Resistores – Leiaute, Coeficientes de tensão e temperatura.

3. Capacitores – Leiaute, acoplamento capacitivo e circuitos com capacitores.

4. Ground bounce e capacitância de desacoplamento.

5. Técnicas de Leiaute (interdigitado, centroid-comum) 6. MOSFETs – Fabricação e leiaute

– Curva de operação

– Capacitâncias e modelo digital (resist. de chaveamento efetiva e const. de tempo).

– Circuitos com MOSFETs (pass gate, transmission gate)

7. Inversor – Características CC (Ponto de chav., regiões lógicas e lim. de ruído) – Características CA (Modelo e tempos de atraso)

– Dissipação de potência

8. Oscilador em anel – Freq. de operação, dissipação de potência e eficiência.

(25)

Fios de ligas de Au ou Al – Diâmetro ~50 µm

- Chip UERJ 2018 -

Caracterização morfológica das micro soldas por MEV

Revisão

(26)

microscopia por varredura de elétron

http://virtual.itg.uiuc.edu/training/EM_tutorial/

http://education.denniskunkel.com/Java-SEM-begin.php

Detalhe do olho de

uma abelha

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MEV – microscopia por varredura de elétron

https://science.howstuffworks.com/scanning-electron-microscope2.htm

http://www.memsjournal.com/2011/01/motion-sensing-in-the-iphone-4-mems-gyroscope.html

* Giroscópio do iphone 4

Revisão

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(29)

- Chip UERJ 2018 -

Caracterização morfológica das micro soldas por MEV

* O brilho visto nas imagens é decorrência do acumulo de elétrons no material isolante da passivação.

** Esse efeito é reduzido com o aumento da tensão de aceleração dos elétrons

de 5kV para ~ 30kV.

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(31)

- Chip UERJ 2018 -

Caracterização morfológica das micro soldas por MEV

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Microeletrônica. Prof. Fernando Massa Fernandes. Aula 24. Sala 5017 E.