ISE com VHDL comportamental

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UFRJ - DEL – EEL480 - 2014

Laboratório - Turmas EL1, EL2

ISE com VHDL comportamental

Texto para as aulas de laboratório, a ser

complementado pelo Tutorial dos Alunos e

manuais da Xilinx UG331, UG334 e UG695.

Mário Vaz

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Construir sistemas digitais com o software ISE, para

auxílio a projeto em FPGA da Xilinx.

VHDL (Very high speed integrated circuit Hardware

Description Language), como linguagem para modelar sistemas digitais e implementá-los em componentes programáveis.

Componentes programáveis integrados comerciais : FPGA (Field Programmable Gate Array)

CPLD (Complex Programmable Logic Device).

Módulos para desenvolvimento de sistemas digitais em FPGA e CPLD. (design kits)

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Como construir sistemas digitais

● Transformar algoritmos e funções booleanas em software (SW) para computadores e controladores, firmware (FW) para FPGA ou CPLD, otimizando no hardware (HW) velocidade, consumo de potência e complexidade ou custo, dentro de limites de prazos e custos estabelecidos para desenvolvimento e para produção.

● Criar sistemas funcionais e testáveis de modo a identificar erros de concepção e na operação, com custo mínimo em componentes, número de pinos, potência dissipada.

● Testar cada especificação por simulação, testes no padrão JTAG e por medidas utilizando osciloscópios, analisadores lógicos e

sistemas digitais de teste, externos ao sistema.

● Documentar cada fase do projeto e cada detalhe do produto final. ● Aprender em conversas, nos livros, na literatura técnica e Internet,

mas principalmente fazendo sistemas que sejam úteis e funcionais, copiando ou comprando o 1o_{, para usar e aprender a fazer o 2}o_{, e}

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O projeto de sistemas, feito nos níveis mais altos de

abstração possíveis, é mais simples e rápido

Visão Funcional: software, firmware Algoritmo (comportamental) Modelo em RTL ou HDL Equação booleana Equação diferencial

Visão Estrutural: hardware

O Sistema Subsistemas: PLD,CPU,RAM

Portas lógicas Transistor

Visão Geométrica: desenhos de máscaras, leiautes, esquemáticos

Blocos Planta Baixa Células Polígonos

++

+

-

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1 Definir o sistema – design entry → ambiente virtual 2 Verificar a sintaxe e Compilação (RTL) - compilation 3 Simular a lógica do modelo RTL - simulation

4 Implementar em PLD específica - implementation 5 Simular atrasos e coincidências – time analysis 6 Configurar a FPGA ou CPLD – configuration

7 Testar no módulo de desenvolvimento → ambiente real Sempre documentar =

Criar código VHDL comentado + fazer anotações de laboratório e relatórios, com uso de copy & paste de telas de simuladores e de medidores como analisadores lógicos ou osciloscópios)

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Fluxograma da Metodologia de Projeto com o ISE

Descrição do sistema em VHDL e RTL

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Primeiro aprendizado: VHDL comportamental = construir

um gerador de frequências abaixo de 50 MHz

clk

clk_out

Construir um divisor de frequências para o relógio de 50MHz do módulo de desenvolvimento Spartan3AN Starter Kit da Xilinx, usando o software ISE com VHDL comportamental.

O sinal resultante será observado com osciloscópio em um pino de conector e no piscar de um dos LED no módulo.

Desenhar o circuito lógico do sistema, relacionando o código VHDL dado e o esquema lógico visto no RTL Viewer do ISE. Referências: Tutorial de Alunos, manuais UG334 e UG695.

clk_div

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Primeiro Passo : DESIGN ENTRY =

Descrever o sistema em HDL para o ISE

HDL = linguagem de descrição de hardware p.ex. Verilog e VHDL VHDL = VHSIC (Very high speed integrated circuits) HDL

• A linguagem VHDL é aplicada em frases feitas para definir e criar circuitos específicos, com o intuito de :

– Especificar e modelar o sistema para o software de projeto – Documentar o sistema em desenvolvimento, e seu projeto – Simular o sistema, testar ideias sobre seu funcionamento – Usar métodos de verificação formal de sistemas

– Sintetizar o sistema segundo a metodologia embutida no software

– Automatizar a síntese do sistema e seus sub-sistemas

– Configurar Circuitos Integrados Programáveis = CPLD e FPGA • Objetivos do uso de HDL na síntese de sistemas

– Realizar uma síntese confiável de custo mínimo em tempo mínimo, com o mínimo de erros que exijam correções.

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Exemplo de Design Entry: arquivo texto com

Modelo do sistema em VHDL comportamental

library IEEE;

use IEEE.STD_LOGIC_1164.ALL; use ieee.numeric_std.ALL;

entity clk_div is

generic ( n: integer := 4);

port (clk : in std_logic ; div : out std_logic ); end entity ;

architecture divide of clk_d iv is signal cnt : integer := 0;

signal div_temp : std_logic := '0'; begin

div <= div_temp; process (clk) begin

if (clk'event and clk = '1') then if cnt >= 50000000 then

div_temp <= not div_temp; cnt <= 1;

else div_temp <= div_temp; cnt <= cnt + 1; end if; end if; end process; end divide;

Elementos

de VHDL:

Bibliotecas

Entidade

Arquitetura

Processo

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Compreender os Conceitos Básicos de VHDL

• Documentação do projeto - HEADER

• Interfaces e Bibliotecas - LIBRARY

• Descrição Comportamental – ARCHITECTURE

• Análise e síntese lógica – SYNTHESIS

• Teste do firmware – TESTBENCH

• Simulação e re-elaboração – SIMULATION

• Implementação em FPGA – IMPLEMENTATION

• Configuração do FPGA – CONFIGURATION

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HEADER – documente cada arquivo que criar ou

modificar com comentários ( linha inicia com - - )

--- Local: UFRJ - Escola Politécnica - Eletrönica e Computação -- Autor : Mário Vaz

-- Criação: 17:31:15 09/01/2013 -- Projeto: base_tempo - BT

-- Módulo: clk_div – Behavioral.vhd -- FPGA: Spartan3AN Starter Kit

-- Software: ISE 14

-- Ação: divide a frequëncia de clock por n

-- Dependências: library IEEE, .STD_LOGIC_1164, NUMERIC_STD

-- Revisão 0.01 – arquivo original

---library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.numeric_std.ALL;

Header

no início

do arquivo

Seguido de

Library

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A Primeira Declaração em VHDL : Library

As bibliotecas

padronizam o texto VHDL, nelas se definem variáveis, sinais, operadores e módulos a serem usados na descrição do sistema. A biblioteca IEEE é padrão, e a UNISIM define os módulos internos da FPGA usada neste curso.

A declaração library antecede a declaração "entity". Com ela pode-se incluir várias "entity" em um único arquivo texto.

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.std_logic_unsigned.all;

library UNISIM;

use UNISIM.Vcomponents.all

nome da library componentes da library

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A Segunda Declaração em VHDL : Entity

entity clk_div is

generic ( n: integer := 2);

port (clk : in std_logic;

clk_out : out std_logic );

end entity ;

Nome da entidade Sinais externos Direção dos sinais

Tipo do sinal Palavras reservadas

Entity fornece a visão exterior do Sistema, nela se

definem constantes, entradas e saídas do módulo

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A 3

a

_{declaração em VHDL: architecture}

• Architecture

– Uma das implementações da entidade (entity) – Podem haver várias para a mesma entity

• Behavioral architecture = modelo comportamental – descreve o algoritmo que a entity executa

– Contém:

• process statements (processos), que por sua vez contem

• signal assignment statements (definição de sinais) e • wait statements (definição de atrasos na definição de

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Architecture em VHDL comportamental

architecture divide of clk_div is signal cnt : integer := 0;

signal div_temp : std_logic := '0'; begin

process (clk_in) begin div_out <= div_temp;

if (clk_in'event and clk_in = '1') then if cnt >= n then cnt <= 0;

div_temp <= not(div_temp);

else div_temp <= div_temp; cnt <= cnt + 1; end if;

-- div_out <= div_temp; end if;

end process; end divide;o

Em architecture descrevemos o sistema: tem nome e sinais

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Architecture do 1

o

_{trabalho: 2 divisores fornecem 2}

saídas diferentes, para osciloscópio e para LED

library IEEE;

use IEEE.STD_LOGIC_1164.ALL; use IEEE.std_logic_unsigned.all; entity clk_div is

generic ( n: integer := 2);

port (clk_in : in std_logic; div, div2 : out std_logic ); end entity ;

architecture divide2 of clk_div is signal cnt, cnt2 : integer := 0;

signal div_temp, div_temp2 : std_logic := '0'; begin

div <= div_temp; div2 <= div_temp2; process (clk_in) begin

– o primeiro divisor, para acender um LED if (clk_in'event and clk_in = '1') then

if cnt >= 50000000 then div_temp <= not(div_temp); cnt <= 1; else div_temp <= div_temp; cnt <= cnt + 1;

end if; end if;

– o segundo divisor, para ser observado por osciloscópio if (clk_in'event and clk_in = '0') then

if cnt2 >= n then cnt2 <= 0; div_temp2 <= '1'; else div_temp2 <= '0'; cnt2 <= cnt2 + 1; end if; end if; end process; end divide2;

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Regras para VHDL Comportamental

– Cada signal ou variable em VHDL deve ser definido uma só vez, em um único processo, como sinais elétricos

gerados em um único circuito lógico do sistema.

– Caso contrário use bus ou barramento, que pode ser partilhado por diferentes módulos com saída 3-state.

– Para circuitos sequenciais use máquinas de estado finito. – Pense VHDL como descrição de hardware, circuitos

lógicos em vez de frases de programação de máquinas de Turing segundo uma sintaxe VHDL.

– Use templates, espécie de frases feitas, não invente texto. – Sempre que puder, projete o sistema em forma modular,

usando os templates do ISE ou módulos de bibliotecas, validados pelo uso ou por empresas, o que será visto mais adiante como VHDL ESTRUTURAL.

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Design Entry além de VHDL

Pode-se definir sistemas também através de :

• Esquemáticos com base de elementos lógicos, em blocos lógicos hierárquicos, com circuitos em diferentes niveis e páginas.

• Máquinas de estados finitos, diagrama de transição de estados, sinais de entrada e saída e sinais internos.

• Módulos padronizados de bibliotecas pessoais, comerciais, públicas, ou do software utilizado (ISE: templates, IPs).

• Arquivos de texto em outras linguagens, por exemplo: HDL = Verilog, JHDL = Java HDL, SystemC.

• Recursos do ISE: Design Template s e IP Core Generator, este para partes da FPGA (DCM, RAM, IO) ou firmware comercializado.

A descrição VHDL ou HDL deve ser preferencialmente estrutural = modular, baseada em componentes pré-definidos.

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Segundo passo no ISE: Síntese pelo XST =

Synthesize

• Verifica a sintaxe, identifica erros gramaticais nos textos em VHDL

• Não verifica a semântica, ou a lógica e algoritmo do sistema. • Faz a síntese lógica do sistema, cria uma descrição em

linguagem RTL (register transfer logic), minimizando área ocupada no dispositivo (número de blocos lógicos e

interconexões) ou tempos de processamento (sincronização dos sinais nos módulos e interconexões).

• Gera arquivos para simulação lógica e implementação do sistema em um ou mais PLD específicos e cria uma library específica do projeto: library work,

• Para a realização correta da síntese pelo ISE, mantenha

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Ver o esquema do circuito lógico

sintetizado pelo ISE

O XST faz a síntese lógica do sistema, criando uma descrição

em linguagem RTL (register transfer logic), que pode ser

vista como um circuito lógico através de 2 programas do ISE:

• .RTL Viewer: a lógica independente da FPGA, dada em

termos de portas lógicas e módulos especiais como DCM,

multiplicadores, contadores, memórias RAM.

• Technology Viewer: o circuito é dado em termos de

elementos tecnológicos: LUTs, carry logic, I/O buffers.

• Technology View em Exploration Mode permite ver os

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3o passo no ISE: Simulação lógica pelo ISIM

= Simulation

• Simula todo o sistema, por processos lógicos simultâneos e confluentes ( que convergem para um fim).

• Simula comportamento por eventos em tempos discretos

– Avanço de tempo segundo atrasos ou período do relógio (clock) – eventos (events): mudanças no valor de signal e variable

• Os processos evoluem em paralelo segundo eventos (events): – Com atrasos dados nas declarações wait statements

– Reavaliando novos valores dos sinais após cada evento.

• Essas operações em paralelo se denominam transactions • Novos eventos ocorrem quando o valor de algum dos sinais

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A condição inicial na Simulação

O estado inicial, ou condição inicial do sistema, dada na

operação de iniciação ou inicialização de operação, é

necessária para definir completamente o sistema,

desde o tempo 0 da simulação.

• Na medida em que os sinais evoluam no tempo, em

cada processo pode ocorrer:

• Ativação do processo = execução do algoritmo

• Suspensão do processo por ocorrência de um

wait. Após o tempo de espera especificado, a

transaction é realizada, resultando ou não em

eventos que ativarão os demais processos.

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O formalismo matemático da Simulação

• O tempo de simulação deve ser limitado ao necessário. - A simulação finda ao esgotar as scheduled transactions

(transações esperadas), limitada pelo tempo máximo. • O ciclo de simulação segue um fluxo em grafo.

– A simulação progride a cada transaction, simultâneamente para todos os componentes e processos do sistema,

seguindo a evolução programada dos estados do sistema. Em cada transaction:

– O valor de cada signal ou variable é atualizado. – Se produz um Evento.

– Cada processo, sensível à variáveis relacionadas ao evento, é executado independentemente dos demais processos, após os tempos de espera dados nos

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Test Bench = bancada de teste simulado

• Para verificação do projeto é necessário testar o sistema por

software usando os vetores de teste que serão usados no teste do hardware.

• Com test bench se tem o modelo VHDL deste teste e usa-se o ISIM com maior simplicidade e rapidez. Em View mode escolha para New Source do componente “VHDL Test Bench”.

• O test bench architecture tem:

Um componente que é o sistema a ser testado

Processos que geram sinais de teste nas entradas do sistema, os vetores de teste.

Processos que comparam os sinais de saída do sistema por meio dos vetores de teste.

Pode usar memória ROM ou RAM contendo os vetores de teste.

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Test Bench automático pelo ISE

Com o ISE pode-se criar automaticamente um arquivo Test bench que serve apenas para fins de simulação, sem influir na síntese.

Esta forma de simulação deve ser preferida porque define em VHDL o teste do sistema, que pode ser simulado junto com o próprio sistema. Esse arquivo não tem entradas nem saídas, apenas um componente, o módulo a ser testado e os processos de geração de estímulos e do Clock. O arquivo deve ser editado para definir as formas de onda desses sinais, com um processo para cada estímulo.

Para criar o test bench de um módulo selecione-o e clique "New Source" em "Project". Na janela que surge com "New Source Wizard", selecione "VHDL Test Bench" e nomeie o novo módulo. Clique 'Next' e dê o nome do módulo VHDL a ser associado ao test bench. Clique 'Next'.

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O Testbench gerado pelo ISE deve ser modificado

editando o texto com os parâmetros do teste.

entity test_bench is end entity test_bench;

architecture test_reg4 of test_bench is signal clk, clk_out : standard_logic; begin

dut : entity work.clk_div port map (clk, clk_out); stimulus : process is

begin

clk <= ’1’; wait for 10 ns; clk <= ’0’; wait for 10 ns; end process stimulus;

end architecture test_reg4;

O arquivo criado pelo ISE inclui o sinal de clock e um estímulo não especificado. Ambos devem ser redefinidos Para assumir esta forma:

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4o passo no ISE: Síntese do Sistemas

Digital no FPGA = Implementation

• Consiste na adaptação da descrição RTL do sistema para o FPGA a ser usado. Resulta em um arquivo binário para

configuração do FPGA no sistema desejado, e um arquivo para simulação temporal deste sistema sintetizado, definindo com precisão os atrasos de todos os sinais.

• O software de síntese usa modelos lógicos do FPGA escolhido: blocos lógicos configuráveis, barramentos de sinais e módulos como DCM e RAM. E segue as restrições de projeto dadas, relacionando pinos a sinais que entram e saem da FPGA, limitando tempos de atraso de determinados sinais.

• O projetista pode escolher se a síntese deve ser voltada para maior velocidade de operação do sistema, ou para economizar recursos ou área do FPGA, reduzindo o custo em componentes programáveis usados no projeto. Pode também ver o resultado da síntese como esquemático pelo Technology Viewer.

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Implementar clk_div associando os sinais de

entrada e saída aos pinos do Spartan3AN

Há 3 modos diferentes de fazer isto, como se pode ler no tutorial do ISE, UG695: 1 - Com o software Plan Ahed – leia o manual da Xilinx sobre ele, UG632.

2 – Editar no texto do arquivo .UCF, a pinagem dada no manual do Starter Kit, UG334, seguindo as declarações .NET.

3 - Em VHDL, usando atributos LOC, ao declarar a entity, na seguinte forma :

entity clk_div is

generic ( n: integer := 2);

port (clk_in : in std_logic; div, div2 : out std_logic ); attribute LOC : string ;

attribute LOC of clk_in : signal is "E12"; attribute LOC of div : signal is "R20"; attribute LOC of div2 : signal is "Y18"; attribute FAST : string ;

attribute FAST of div2 : signal is "TRUE";

end entity ;

Pelo string LOC o sinal clk_in entra no pino E12 da FPGA, o sinal div sai em R20 para um LED e div2 no pino Y18 do conector J19. O string FAST é usado para fazer o sinal div2 sair por um driver de alta corrente para acionar em mais alta velocidade o pino Y18.

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Pinos da Spartan3AN na Starter Kit para LED e

conectores de 8 terminais

Use copy & paste do manual do Starter Kit, UG334 para o arquivo .UCF, para definir outros pinos da FPGA como outros terminais para LED e conectores de 8 pinos :

– NET “J18_IO2” LOC = “AB21” – NET “J18_IO3” LOC = “AA19” – NET “J18_IO4” LOC = “AB19” – NET “J19_IO1” LOC = “Y18” – NET “J19_IO2” LOC = “W18” – NET “J19_IO3” LOC = “V17” – NET “J19_IO4” LOC = “W17”

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5

o

_{passo no ISE: Simulação temporal pelo}

ISIM = Time analysis

• Se usam os modelos de atrasos de geração e propagação de sinais dentro da FPGA ou CLPD obtidos com a implementação, quando a lógica é mapeada nos blocos lógicos configuráveis ( mapping ) e nas linhas de transmissão de dados que ligam estes blocos (routing).

• Os atrasos nos sinais da lógica ou do relógio (clock) são calculados com precisão, o que não foi feito na simulação lógica, onde os

atrasos são considerados nulos a menos que sejam definidos por declarações do tipo wait ou after.

• Verifica se as restrições de tempo ( time design constraints) dadas ao ISE foram respeitadas.

• Calcula os tempos máximos de propagação dos sinais e a frequência máxima de operação do sistema.

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Time analysis: Pos-route simulation 1

● Esta receita consta do manual da Xilinx sobre síntese e simulação, deve

ser estudada sua forma de uso na versão do ISE que temos:

● 1 - After run Implement Design process, in the View pane of Design panel select Simulation, in the dropout box select Post-Route Simulation.

● 2 - Select a test bench file or an HDL source file n the Hierarchy pane.

● To simulate a lower-level module, set the Generate Multiple Hierarchical

Netlist option in the Simulation Model Properties dialog box for the

Generate Post-Place & Route Simulation Model process. After the

simulation model netlist is generated, the netlist appears in the hierarchy under the test bench that instantiates it. Select this test bench to simulate. ● If you select a test bench to simulate, the necessary netlist will be generated

for the top module of the design.

● 3 - In the Processes pane, expand ISim Simulator.

● 4 - Right-click Simulate Post-Place & Route Model, and select Process

Properties. In the Process Properties dialog box, set the ISim Properties and Simulation Model Properties. (continua na página seguinte)

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Time analysis: Pos-route simulation 2

• 5 - Double-click Simulate Post-Place & Route Model.

The files that are passed to your simulator include the following: - Test bench file

- Post-place and route simulation model (VHDL / Verilog file) - Standard Delay Format (SDF) file, which contains true delay

information for your design

• 6 - Simulation is performed and the results are displayed in your simulator. If no stimulus is available, the design is simply compiled and loaded in the simulator. You must then create a stimulus file and perform a simulation on the design in the simulator.

For more information, see ISim Help. In the Help Viewer, click the Synchronize TOC button Image to view all related Help topics.

• 7 - Analyze the results of the simulation process in your simulator, or rerun the Implement Design process.

• 8 - If the results are correct, generate a programming file.

(33)

6

o

_{passo no ISE: Configuração do FPGA}

como clk_div = Configuration

1 -

Após implementar o sistema, o módulo Starter Kit energizado e ligado ao computador por Platform Cable USB, o ISE em

“Implementation View”, selecione o módulo top do projeto e clique “Configure Target Device”, abrindo iMPACT.

2 - Clique “Boundary Scan” e com o botão direito do mouse na janela “Initialize Chain”. Se tudo estiver certo, aparecerá ícones da FPGA e de uma EPROM, senão corrija erros e repita tudo. Atribua o arquivo .bit do projeto à FPGA e “bypass” à EPROM. 3 - Selecione “Program FPGA Only” com botão direito do mouse sobre o ícone do FPGA, que será configurada com clk_div.

4 - O LED que recebe a saída do clk_div deve piscar, confirmando a configuração do FPGA.

5 – Em dúvida consulte o tutorial de alunos, ou o capítulo 8 do tutorial do ISE, UG695. Em último caso, o manual UG332 da Xilinx “Spartan-3 Generation Configuration User Guide”

(34)

7

o

_{passo: medidas na Starter Kit}

● Configurada a FPGA, usar a placa Spartan3AN Starter Kit

para verificar se o sistema está implementado corretamente. Primeiro observando se o LED pisca na taxa esperada, depois com o osciloscópio meça a frequência dos sinais que saem do FPGA, e confira se coincide com o esperado. Se não confere reveja o modelo que estabeleceu para a lógica, ou refaça o código VHDL. E documente tudo, faça seu relatório.

● Futuramente será necessário estimular a FPGA com sinais

externos de geradores de sinais ou de outra FPGA em outra placa, e verificar as saídas com osciloscópios e analisadores digitais, ou de sistemas de teste externos em outra FPGA.

● Ou, se as especificações permitirem, de forma mais simples e

econômica, estimular a FPGA com sinais internos, usando um sistema que atue como gerador e analisador de sinais implementado na mesma FPGA, na mesma placa.

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Referências para aprendizado de VHDL e ISE

● ANSI/IEEE Std 1076-1993 – IEEE Standard VHDL Language Reference Manual http://ieeexplore.ieee.org/xpl/mostRecentIssue.jsp?punumber=3116. ● VHDL Reference Guide Xilinx – VHDL no contexto da Xilinx ver

http://www.scribd.com/doc/7307470/VHDL-Reference-Guide-From-Xilinx Ver http://www.xilinx.com/company/advanced-search.htm, em especial:

● UG331 - Spartan-3 FPGA User Guide ( V.1.8, 11 MB ) [PDF]

● UG332 – Spartan-3 Configuration User Guide ( V.1.6, 10 MB ) [PDF]

● UG334 - Spartan3AN Starter Kit Board User Guide ( V.1.1, 5 MB ) [PDF] ● UG607 - Spartan-3 Libraries Guide for HDL ( V.14.7, 6 MB ) [PDF]

● UG695 - ISE In-Depth Tutorial ( V.14.1, 5MB ) [PDF] + wtut_vhd.ZIP Livros:

FPGA Prototyping by VHDL Examples, Xilinx SpartanTM3 Version P.P.Chu, Wiley Interscience 2008 (tem uma cópia no laboratório). - Circuit Design with VHDL, Volnei A. Pedroni, MIT Press, 2004.