-40 -20 0 20 40 60 Ganho (dB ) 10-3 10-2 10-1 100 101 102 103 104 105 106 107 -50 0 50 100 150 200 Frequência (Hz) Fase (° ) MF = 56.5 ° Ganho = 48.69 dB BW = 2.721 kHz GBW = 556.2 kHz
Figura 4.5: OTA Folded-Cascode. Fonte: Autoria Própria.
largura de banda de 2,721 kHz, o produto ganho-banda 556,2 kHz, e a margem de fase de
56,5o. Assim como para a arquitetura do Current-Mirror, foi encontrados os valores de
NEF e THD a partir de variáveis obtidas por simulação. O NEF para o Folded-Cascode
foi de 4,3, enquanto que o THD, de 16,4 mVp−p.
As simulações para CMRR e PSRR, revelaram valores de > 90 dB e > 89 dB, respec- tivamente. O que assim como a arquitetura anterior, representa bons valores para rejeição de sinais de modo-comum e interferências oriundas das fontes de alimentação.
4.4
Comparativo entre arquiteturas de OTA e o estado
da arte
A fim de se validar os valores obtidos por meio de simulação com os dois OTAs traba- lhados, fez-se um comparativo entre essas duas arquiteturas e dois trabalhos encontrados no estado da arte para o sistema proposto, são eles: Harrison & Charles (2003) e Hsu et al. (2018).
A Tabela 4.4 sumariza os dados obtidos nos dois trabalhos e nas duas arquiteturas aqui analisadas.
O trabalho de (Harrison & Charles 2003) usa a tecnologia CMOS com o processo de 1,5 µm, enquanto que a do (Hsu et al. 2018) 0,13 µm e as aqui propostas, como já mencionado, 0,5 µm. A arquitetura que obteve o melhor desempenho quanto ao consumo, foi a do (Hsu et al. 2018), seguida do Current-Mirror, Folded-Cascode, e por fim, o (Harrison & Charles 2003).
44 CAPÍTULO 4. OTA PARA APLICAÇÕES PORTÁTEIS
Current-Mirror Folded-Cascode (Harrison & Charles 2003) (Hsu et al. 2018)
Tecnologia 0,5 µm 0,5 µm 1,5 µm 0,13 µm
Tensão de
Alimentação ± 1,5 V ± 1,5 V ± 2,5 V 2 V
Corrente de
Alimentação 1 µA 2 µA 16 µA 0,9 µA
Consumo 3 µW 6 µW 80 µW 1,8 µW Ganho 56,48 dB 48,69 dB 39,5 dB 34,6 dB Largura de banda (Hz) 1,452 k 2,721 k 0,025 – 7,2 k 0,9 – 350 GBW 811,4 kHz 556,2 kHz N/A N/A CMRR > 110 dB > 90 dB ≥ 83 dB1 95 dB PSRR > 110 dB > 89 dB ≥ 85 dB1 85 dB Ruído referido à Entrada 6,44 µVrms 4,13 µVrms 2,2 µVrms 3,2 µVrms NEF 6,5 4,3 4,0 6,25 THD (max. signal) (1 % ) 27,4 mVp−p (1 % ) 16,4 mVp−p (1 % ) 16,7 mVp−p (0,06 % ) 5,5 mVp−p 110 Hz – 5 kHz.
Tabela 4.4: Comparação de resultados entre os Amplificadores Operacionais de Trans- condutância.
Quanto ao ganho, o que mostrou o melhor desempenho foi o Current-Mirror, com 56,48 dB, seguindo do Folded-Cascode, com 48,69 dB, Harrison & Charles (2003), com 39,5 dB e do Hsu et al. (2018), com 34,6 dB. Além de apresentar o melhor desempenho para ganho, a arquitetura do Current-Mirror, apontou o melhor desempenho quanto a rejeição de sinais de modo comum (CMRR) e de PSRR.
O menor ruído referido a entrada, foi retratado por Harrison & Charles (2003), com 2,2 µVrms, seguido do Hsu et al. (2018), com 3,2 µVrms, Folded-Cascode, com 4,13 µVrms e, Current-Mirror, com 6,5 µVrms.
Esses ruídos foram utilizados, em conjunto com as larguras de bandas e respectivas correntes de polarização de cada arquitetura, para calcular o Fator de Eficiência do Ruído (NEF), sendo o Harrison & Charles (2003), o que apresentou a melhor eficiência em relação ao ruído, seguido do Folded-Cascode, Hsu et al. (2018) e Current-Mirror.
Em relação a Taxa de Distorção Harmônica (THD), a que consegue suportar o maior sinal de entrada à uma taxa de 1 % de distorção é o Current-Mirror, seguido do Harrison & Charles (2003), Folded-Cascode e Hsu et al. (2018).
De forma geral, tem-se que ambas as arquiteturas avaliadas se mostraram bem qua- lificadas para atuar em sistemas de baixo consumo e ruído. É possível observar que a arquitetura que apresentou um melhor desempenho e/ou eficiência em relação ao ruído, não se comportou tão bem em relação ao consumo, distorção harmônica, ganho (dB) e CMRR e PSRR. Em contrapartida, a que apresentou os melhores desempenhos em relação
4.4. COMPARATIVO ENTRE ARQUITETURAS DE OTA E O ESTADO DA ARTE45
aos itens supracitados, não apresentou os melhores resultados em relação ao ruído. Portanto, tem-se que antes da escolha da arquitetura para o projeto, faz-se necessário uma análise acerca de quais serão as prioridades dada a cada configuração, quer seja ela melhor comportamento quanto ao ruído, ou, em relação ao consumo.
As prioridades atribuídas para a seleção do sistema proposto neste trabalho, foram discutidas o capítulo 3 desta dissertação.
Capítulo 5
Análise de Pseudo-resistores
Como apresentado no capítulo 2, são vários os tipos de arquiteturas que podem ser utilizadas como pseudo-resistores presentes na literatura. Estes pseudo-resistores são im- plementados a partir de uma combinação de transistores do tipo NMOS e PMOS, podendo ser compostos tanto por transistores de um só tipo, como por uma combinação de transis- tores dos dois tipos. No presente capítulo, será feita uma análise em nível de simulação de algumas destas arquiteturas, de modo a selecionar uma destas topologias para fazer parte do sistema. Por fim, é apresentado um circuito para a caracterização deste pseudo-resistor.
5.1
Circuito do Pseudo-resistor
O pseudo-resistor foi utilizado pela primeira vez em arquiteturas de amplificador de instrumentação por Harrison & Charles (2003), no seu trabalho intitulado "low-power low-noise CMOS amplifier for neural recording applications". Para a arquitetura então apresentada, era necessário fazer o uso de elevados valores de Resistência (na casas dos GΩ e TΩ) a fim de se obter um valor de frequência de corte baixo.
Utilizar resistores à nível de circuito integrado se torna cada vez mais inviável a me- dida que o valor de sua resistência aumenta, e consequentemente, os valores de área ocu- pados em chip e de ruído se elevam também. A alternativa apontada por Harrison & Charles (2003), foi utilizar uma arquitetura proposta em Delbruck & Mead (1994)1.
O funcionamento mais detalhado para esse modelo, já foi discutido na seção 2.6. Del- bruck & Mead (1994) considerou que o elemento adaptável (pseudo-resistor) funcionaria como uma espécie de par de diodos em paralelo, com polaridades opostas e com uma relação de Corrente-Tensão (I-V) que pode ser observada na Figura 5.1.
Harrison & Charles (2003) em seu trabalho, utilizou dois transistores conectados como diodos MOS-bipolar em série para assim reduzir a distorção provenientes de gran- des oscilações na saída, melhorando também a linearidade (Dubey et al. 2014), e ainda, utilizou esses dois transistores na região sub-limiar para se aproximar de grandes valores de resistências.
Apesar desta ser uma topologia simples e bastante utilizada, não há um parâmetro que a compare com outras topologias, do ponto de vista da linearidade em relação a variações de tensão e da resistência.
48 CAPÍTULO 5. ANÁLISE DE PSEUDO-RESISTORES
Corrente (A)
Tensão (V)
Figura 5.1: Relação I-V para o elemento adaptável (imagem adaptada). Fonte: Benko et al. (2016).
Neste trabalho, uma análise em nível de simulação é realizada, de modo a se comparar diversas topologias em relação a linearidade e resistência.
Foram realizadas simulações DC para variações de tensão nos terminais do pseudo- resistor, para diversas arquiteturas.
Para se obter os valores de resistência (R) dos pseudos-resistores, foram considera- das variações de tensões grandes e pequenas (∆V) sob o pseudo-resistor. Para a análise considerou 3 variações:
• ∆V = 400 mV; • ∆V = 200 mV; • ∆V = 50 mV.
O valor de resistência é baseado numa variação de tensão por variação de corrente. Dada da seguinte forma (Harrison & Charles 2003):
R= dV
dI (5.1)
Ainda em Harrison & Charles (2003), eles constataram que uma variação de tensão |∆V| < 0,2 V, forneceu uma resistência de dV/dI > 1011 Ω.
Para extrair esses valores de ∆V foi implementado o circuito da Figura 5.2.
Estas simulações são apresentadas para a arquitetura de pseudo-resistor apresentada pelo Harrison & Charles (2003), de modo a exemplificar a metodologia utilizada.
5.1. CIRCUITO DO PSEUDO-RESISTOR 49
V
R
Figura 5.2: Circuito para simulação com pseudo-resistor. Fonte: Autoria Própria.
Na Figura 5.3 pode ser observado o circuito utilizado para a simulação com a arquite- tura de pseudo-resistor apresentada pelo Harrison & Charles (2003) e a curva I-V gerada pela simulação. R V (a) (b) Corr ente (A) Tensão (V) 15 10 5 0 -0,4 -0,2 0 0,2 0,4 0,6 x10-13
Figura 5.3: (a) Circuito para simulação com arquitetura do Harrison & Charles (2003); (b) Curva I-V obtida pela simulação.
Fonte: Autoria Própria.
É realizada a extração dos pontos das curvas para as variações de ∆V = 400 mV, ∆V = 200 mV e ∆V = 50 mV, considerando a região MOS dessa configuração. Para tal, foram ainda consideradas, dentro da região MOS, duas subdivisões, a de maior linearidade (em torno do zero) e a de maior variação.
50 CAPÍTULO 5. ANÁLISE DE PSEUDO-RESISTORES
forma que ao final, a razão entre a variação de tesão (∆V) e a variação de corrente (∆I), resulta no valor de resistência (ver Equação 5.1).
Os valores obtidos para a resistências nas duas sub regiões para o pseudo-resistor retratado por Harrison & Charles (2003), para cada variação de ∆V podem ser observados na Tabela 5.1. Variação Sub-região R (Ω) 50 mV mais linear 6,78·10 11 maior variação 3,39·1011 200 mV mais linear 6,781·10 11 maior variação 3,391·1011 400 mV mais linear 6,783·10 11 maior variação 3,391·1011
Tabela 5.1: Resistências obtidas por simulação para topologia do Harrison & Charles (2003).
Como esperado, a região mais próxima da tensão V = 0 V, apresenta uma maior line- aridade, e como consequência, resulta em valores maiores de Resistência. Ainda como mencionado no próprio trabalho, esses valores alcançam a faixa de R > 1011 Ω.
De acordo com Benko et al. (2016) esses pseudo-resistores apresentam resistências altas (> 1013Ω) para nível de pequenos sinais, e baixas resistências para grandes sinais. O trabalho ainda menciona que devem ser realizadas duas considerações acerca dos pseudo- resistores: o modelo e o sistema que será utilizado para caracterizá-lo.
Benko et al. (2016) constatou que os modelos do transistor não conseguem represen- tar (prever) o comportamento do pseudo-resistor de forma fiel, e por isso, há uma discre- pância entre os valores teóricos obtidos por simulação, e os valores práticos alcançados experimentalmente.
Para tal, ele fez uso da topologia do tipo back-to-back utilizando transistores do tipo PMOS (ver Figura 2.20), e variou tanto os tamanhos (para largura e comprimento do canal dos transistores, W e L, respectivamente), quanto fez associação com pseudo-resistor do tipo back-to-back em série de 2 e 3. Os valores simulados para as resistências estavam na faixa de > 1010 Ω, e os obtidos experimentalmente eram superiores à > 1012 Ω.
Visando criar um comparativo entre as demais arquiteturas de pseudo-resistores, é proposto neste trabalho um parâmetro, que relaciona a variação de resistência para pe- quenas e grandes variações de tensão nos terminais do pseudo-resistor, com a sua resis- tência absoluta. Esse parâmetro, será representado por ∆R e chamado de parâmetro de variabilidade.
Estas simulações são realizadas para algumas das topologias apresentadas no Capí- tulo 2, de modo a se levantar este parâmetro comparativo. Foi considerado que todos os transistores possuiriam as mesmas dimensões para comprimento e largura, sendo elas respectivamente de, 4 × 4 µm.
5.1. CIRCUITO DO PSEUDO-RESISTOR 51 ∆R%= R400mV− R50mV maior_valor_entre(R400mV, R50mV) · 100% (5.2)
Foram calculados dois valores de ∆R(%), uma para a região com maior variação, e
outra para a região mais linear (denotado por ∆R0(%)). O parâmetro leva em consideração os valores de resistência para grande variação (400 mV) e pequena variação (50 mV) de tensão. e ainda, o maior valor entre esses dois.
Assumindo assim que tanto para variações grandes, quanto para variações pequenas, o resultado obtido de resistência para esse pseudo-resistor está dentro dessa margem de confiança dada por ∆R.
A Figura 5.4 apresenta os valores de ∆R encontrados para as grandes variações. Como mencionado, esses valores foram obtidos para algumas arquiteturas de pseudo-resistores apresentadas no Capítulo 2. 0 5 10 15 20 25 1011 1012 1013 ΔR (%) R ( Ω)
Harrison & Charles (2003) Granado et al. (2017) Wang et al. (2015)1 Benko et al. (2016) Kassiri et al. (2013) Wang et al. (2015)2 Pereira et al. (2016)
1Arquitetura do MBPR - Pseudo-Resistor MOS-bipolar 2Arquitetura do BTPR - Pseudo-Resistor Sintonizável balanceado
Figura 5.4: Valores de ∆R em função dos valores de Resistência. Fonte: Autoria Própria.
Como pode ser observado na Figura 5.4, as arquiteturas que apresentaram a melhor relação foram a do Harrison & Charles (2003) e a apresentada por Granado et al. (2017), assegurando uma variação menor que 1 %, para grandes e pequenas variações de ten- são. Porém, vale destacar que a topologia apresentada por Granado et al. (2017) tende a apresentar valores de resistência maior que a do Harrison & Charles (2003). Ambos os pseudo-resistores apresentam configurações parecidas e são compostos por transistores do tipo-P (PMOS).
Essas arquiteturas foram seguidas (considerando uma subregião de maior variação), da arquitetura utilizando NMOS apesentada pelo Kassiri et al. (2013), o MBPR do Wang et al. (2015), back-to-back utilizando PMOS do (Benko et al. 2016), BTPR do Wang et al. (2015) e do back-to-back utilizando NMOS do Pereira et al. (2016).
Como pode ser verificado, as arquiteturas com transistores NMOS apresentam os mai- ores valores de resistência, isso ocorre porque em pequenas variações de tensão (< 0,5 V),
52 CAPÍTULO 5. ANÁLISE DE PSEUDO-RESISTORES
o canal estará "invertendo", e por isso, o NMOS apresenta uma maior contribuição de lacunas na corrente que flui pelo canal, e como consequência, uma maior resistência.
A Figura 5.5 apresenta os valores de ∆R0 encontrados para a sub-região de maior
linearidade. -1 0 1 2 3 4 5 6 7 8 9 10 1011 1012 1013 ΔR (%) R ( Ω)
Harrison & Charles (2003) Granado et al. (2017) Wang et al. (2015)2 Wang et al. (2015)1 Benko et al. (2016) Pereira et al. (2016) Kassiri et al. (2013)
1Arquitetura do MBPR - Pseudo-Resistor MOS-bipolar 2Arquitetura do BTPR - Pseudo-Resistor Sintonizável balanceado
Figura 5.5: Valores de ∆R0em função dos valores de Resistência. Fonte: Autoria Própria.
Assim como para grandes variações, na sub-região de maior linearidade os trabalhos que apresentação o melhor comportamento foram os apresentados pelo Harrison & Char- les (2003) e Granado et al. (2017). Seguidos das duas topologias selecionadas do Wang et al. (2015), Benko et al. (2016), Kassiri et al. (2013) e Pereira et al. (2016).
Como pode ser constatado pela Figura 5.5, para a região de maior linearidade as arqui- teturas com transistores PMOS apresentaram as menores variações, e consequentemente, a maior confiança entre os resultados, que as duas arquiteturas de pseudo-resistores utili- zando NMOS.
Dessa forma, pode-se observar que a arquitetura que melhor apresentou compromisso entre a confiabilidade e resistência, é a arquitetura apresentada em Granado et al. (2017). Esta topologia será a selecionada para o projeto do amplificador de instrumentação proposto, visto que é uma arquitetura simples e que apresenta uma boa linearidade, além de atingir elevados níveis de resistência.
A arquitetura selecionada pode ser visualizada na Figura 5.6.
Figura 5.6: Pseudo-resistor escolhido. Fonte: Autoria Própria.