Conversor A/D Tipo Rampa

O valor SINAD calculado para o ADC é substituído no lugar de SNR na equação acima, e a equação resolvida para N, resultando no ENOB fica:

(2.41)

O ruído e a distorção utilizados para calcular a relação SINAD e o ENOB não só incluem o ruído de entrada como também o ruído de quantização e os termos de distorção. A SINAD e o ENOB são utilizados para medir a performance dinâmica de um ADC, enquanto a resolução efetiva e a resolução do valor de codificação sem ruído são usados para medição de ruídos no ADC sob condições de entrada dc, onde não existe ruído de quantização.

2.3.8 Conversor A/D Tipo Rampa

O ADC tipo rampa usa uma tensão de rampa linearmente crescente para converter uma tensão desconhecida, em um intervalo de tempo equivalente. Esse intervalo de tempo é usado como porta de entrada (gate) de uma parte da saída do clock do oscilador. Os clocks do oscilador que passam nesse intervalo de tempo constituem um número digital proporcional em valor á tensão desconhecida. O trem de pulsos é normalmente convertido para sistemas numéricos mais úteis tais como binário, BCD, etc. A Figura 44 mostra um ADC tipo rampa simplificado. Em geral, certo tempo é necessário para a recuperação da rampa após cada uso. Portanto, os tempos de abertura de porta (processo conhecido como gating) são usados para separar as várias operações. A Figura 44(a) inclui um esquema simples para conseguirmos o gating desejado, e a

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Figura 44(b) mostra formas de onda típicas. Descreveremos agora as operações dos componentes mostrados no diagrama de blocos.

Figura 2.44 - Conversor AD tipo rampa

O gerador de rampa consiste em um amp-op com um capacitor na linha de realimentação. A entrada vem de uma curva de tensão constante através de um resistor. Pelo fato do terminal de entrada do amp-op permanecer aterrado, a corrente no resistor é constante. Essa tensão é disponibilizada para carregar o capacitor, resultando em uma tensão de rampa linear. É importante que a rampa seja linear, pois essa não é a única fonte significante de erro no ADC.

O comparador também é um amplificador de alto ganho. Sempre que a entrada (2) for maior que a entrada (1), a saída do comparador é alta, caso contrário é baixa. Os geradores do clock e do gate são osciladores que produzem as formas de onda indicadas. A porta “AND” tem saída positiva sempre que suas entradas são positivas, e zero caso-contrário.

O codificador pode ter várias formas, por exemplo, se desejamos a saída em código binário, o codificador é um contador binário.

Esse modelo simples de ADC trabalha extremamente bem se desejarmos apenas alguns bits de resolução. No entanto, quando precisamos de maiores resoluções, vários erros se tronam aparentes.

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Existem 2 tipos de erros da rampa (além da não-linearidade); aqueles relacionados à inclinação e os relacionados com o tempo de início. Se a rampa tem um atraso em seu início, incluiremos menos números do que o correto. Se a inclinação da rampa for muito excessiva, ela alcançará a tensão desconhecida muito brevemente e a contagem de pulsos incluídos será menor que a correta. O offset da tensão do comparador e o atraso têm um efeito similar sobre erros no tempo de início da rampa. Se a tensão da rampa deve exceder, em certa quantidade, a tensão desconhecida para mudar o estado do comparador, a porta irá fechar atrasada e várias contagens serão incluídas. Da mesma forma, a propagação do atraso do comparador fará com que várias contagens sejam incluídas pelo mesmo motivo. Colocando os erros acima em ordem; variações na inclinação da rampa são causadas por variações da curva de tensão V, resistência de entrada R, capacitância C e, em menor extensão, por parâmetros não-ideais do amp-op e chave de reset A. Variações no tempo de início da rampa são causadas por mudanças na tensão de offset e tempo de atraso do amp-op.

É desejável termos um meio de confirmação que os erros de atraso da rampa são pequenos e previsíveis frente a variações ambientais. Um método bastante usado é iniciar a rampa abaixo da tensão de referência, como mostrado na Figura 45. O timing gate é, então, acionado quando a rampa cruza a referência e fechado quando a rampa cruza a tensão desconhecida. Os dois pontos de cruzamento são detectados por circuitos comparadores idênticos. Atrasos e não-linearidades associadas com o início da rampa também são eliminados por essa técnica. Um pequeno problema surge com essa técnica: é muito difícil sincronizar o clock com o tempo de abertura do timing gate, pois a abertura da “porta” é um evento analógico não relacionado com o clock. Essa falta de sincronia pode resultar em um erro de ½ Bit Menos Significativo se o processo de gating ocorre durante o tempo de subida do clock. Com as atuais tecnologias, esses erros ocorrem em menos de 1% das vezes.

A discussão anterior indica que mesmo que o contador tenha um processo de gating perfeito, ainda existem pelo menos mais dois fatores que podem causar erros; inclinação imprópria da rampa e freqüência de clock inadequada. Como mencionado, eles estão intimamente relacionados, pois um clock muito rápido, ou uma onda muito inclinada, resultam em excesso de contagens sendo computadas. Portanto, se a freqüência do clock puder ser controlada, ela pode ser usada também para controlar os erros de inclinação da rampa. (Um método alternativo seria controlar a inclinação da rampa). Um oscilador de freqüência pode facilmente ser controlado se soubermos qual é

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a freqüência exigida. Uma maneira de determinar a freqüência exigida é por tentativa e erro. A tensão analógica conhecida é convertida em um numero digital e a saída resultante é observada. Se a indicação de saída é muito alta, o clock pode ter a velocidade diminuída e vice-versa. A Figura 46 mostra um diagrama de blocos de tal esquema de calibração. A tensão de referência é selecionada para ser exatamente metade do valor da escala total do conversor.

Em operação, o comparador é chaveado alternadamente entre a tensão desconhecida e a tensão de referência. O MSB da saída binária é decodificado para que possa determinar se a freqüência do oscilador está muito alta ou muito baixa. Essa saída decodificada é convertida em uma tensão dc bipolar, e usada para controlar a freqüência do oscilador. Pelo fato dessa saída de calibração estar disponível, no máximo, 25% do tempo, um recurso deve ser oferecido para armazenar o valor quando ele não estiver presente na saída do decodificador. No sistema mostrado, um amp-op integrador é usado no circuito Sample and Hold.

Os valores do capacitor e do resistor de carregamento são selecionados para que a tensão resultante de um erro corrija a freqüência do oscilador por uma quantidade de cerca de LSB/4. O benefício de usar o bit mais significante é que sua decodificação sempre fornece o significado correto do ruído, mesmo quando grandes erros estão presentes.

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Figura 2.46 – Diagrama de blocos da calibração