Conversor AD por aproximação sucessiva

O ADC por aproximação sucessiva, também conhecido como conversor SAR (Successive Aproximation Register), vem sendo a base dos sistemas de aquisição de dados por muitos anos. Recentes melhorias em seu design estenderam a freqüência de amostragem desses ADCs para a região de Megahertz com uma resolução de 18 bits.

O conversor ADC básico por aproximação sucessiva é mostrado na Figura 47. Ele realiza as conversões sob um comando. Para processar sinais AC, os ADCs SAR devem ter um sample-and-hold de entrada para manter o sinal constante durante o ciclo de conversão.

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Figura 2.47 – ADC por aproximação sucessiva básico

No momento da confirmação do comando CONVERT START, o sample-and-hold (SHA) é colocado no modo sample-and-hold e o DAC interno é setado para escala intermediária. O comparador determina se a saída do SHA está acima ou abaixo da saída do DAC, e o resultado (bit 1, o bit mais significativo da conversão) é armazenado no registrador de aproximação sucessiva (SAR). O DAC é então setado em ¼ da escala ou ¾ da escala (dependendo do valor do bit 1), e o comparador faz a decisão para a conversão do bit 2. O resultado é armazenado no registrador e o processo continua até que todos os valores dos bits tenham sido determinados. Quando todos esses bits estiverem setados, testados, e resetados ou não (conforme o apropriado), o conteúdo do SAR corresponde ao valor da entrada analógica, e a conversão está completa. Esses “testes” dos bits formam a base da versão de saída em série do ADC SAR.

O diagrama fundamental de tempo para um SAR típico é mostrado na figura 48. O final da conversão é geralmente indicado por um end-of-convert (EOC), data-ready (DRDY), ou um busy signal (na verdade, not-BUSY indica o fim da conversão). As polaridades e nome desse sinal podem ser diferente para diferentes ADC SAR, mas o conceito fundamental é o mesmo. No início do intervalo de conversão, o sinal sobe (ou desce) e permanece nesse estado até que a conversão seja completada, quando então ele desce (ou sobe). A borda de arraste é geralmente uma indicação de um dado de saída válido, mas o data sheet deve ser cuidadosamente estudado – em alguns ADCs um atraso extra é necessário antes que o dado de saída seja válido.

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Figura 2.48 – Timing de um típico ADC SAR

Uma conversão de N bits leva N passos. Seria uma análise superficial dizer que um conversor de 16 bits tem dobro do tempo de conversão de um de 8 bits. Em um conversor de 8 bits, o DAC deve ser ajustado para uma precisão de 8 bits antes que a decisão do bit seja feita; no caso do ADC de 16 bits, ele deve ser ajustado para precisão de 16 bits, o que leva muito mais tempo. Na prática, ADC SAR de 8 bits pode realizar a conversão em centenas de nanosegundos, enquanto um de 16 bits levaria alguns microsegundos.

Apesar de existir algumas variações, o timing fundamental da maioria dos ADC SAR é similar e relativamente direto. O processo de conversão é geralmente iniciado pela confirmação do sinal CONVERT START. O sinal de é um pulso de descida, onde a conversão é realmente iniciada na borda de subida. O amplificador interno do SHA é colocado no modo hold nessa borda de subida, e os bits são determinados através do algoritmo do SAR. A borda de descida do pulso de

aciona ou a linha de BUSY. Quando a conversão está completa, a linha de BUSY é resetada, indicando o término do processo de conversão. Uma característica importante do ADC SAR é que ao final do tempo de conversão, o dado correspondente à borda do clock de amostragem está disponível sem atraso de “pipeline”. Isso torna o ADC SAR especialmente fácil de ser usado em aplicações multiplexadas e de “single-shot”.

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Perceba que a precisão e linearidade total do ADC SAR são determinadas primariamente pelo DAC interno. Até pouco tempo, ADCs SAR usavam DACs com laser-trimmed thin-film para alcançarem a precisão e linearidade desejadas. Esse processo acrescenta custos e alguns componentes podiam ser afetados quando submetidos à estresses mecânicos no empacotamento.

Por essas razões, DACs de capacitores chaveados se tornaram mais populares em ADCs SAR mais recentes. A vantagem desse DAC é que a precisão e linearidade são primariamente determinadas pela foto-litografia de alta-precisão, que por sua vez controla a área da placa do capacitor e também a capacitância. Somado a isso, capacitores pequenos podem ser colocados em paralelo com os capacitores principais, que podem ser tirados e recolocados sob rotinas de controle de auto-calibração para alcançar alta precisão e linearidade.

Um DAC simples de 3 bits com capacitor é mostrado na Figura 49. As chaves são mostradas nos modos track ou sample onde a tensão analógica de entrada, A_in, está constantemente carregando e descarregando a combinação paralela de todos os capacitores. O modo hold é iniciado abrindo S_in, deixando a tensão analógica de entrada amostrada no conjunto de capacitores. A chave S_c é então aberta, permitindo que a tensão no nó A se mova conforme as chaves dos bits forem manipuladas. Se as chaves , S2, S3, e S4 estiverem todas conectadas ao terra, uma tensão igual a –A_in aparece no nó A. Conectando S1 em V_REF adicionamos uma tensão igual a V_REF/2 à –A_in. O comparador então, toma a decisão do bit mais significativo, e o SAR deixa S1 conectado à V_REF ou o conecta ao terra, dependendo da saída do comparador (que é alta ou baixa dependendo se a voltagem no nó A é negativa ou positiva, respectivamente). Um processo similar é seguido para os dois bits restantes. No fim do intervalo de conversão, S1, S2, S3, S4, e S_IN são conectadas em A_in, S_C é conectado ao terra e o conversor está pronto para outro ciclo.

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Figura 2.49 – DAC de capacitores chaveados de 3 bits

Perceba que o capacitor extra do LSB (C/4 no caso do DAC de 3 bits) é usado para fazer o valor total da estrutura de capacitores seja igual a 2C para que a divisão binária seja executada quando os capacitores individuais dos bits sejam manipulados.

A operação do capacitor do DAC é similar a um DAC R-2R resistivo. Quando um capacitor de um bit é chaveado para VREF, o divisor de tensão criado pelo capacitor do bit e a capacitância total da estrutura (2C) acrescentam uma voltagem ao nó A igual a importância daquele bit. Quando o capacitor do bit é chaveado para o terra, a mesma voltagem é subtraída do nó A.

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