Indutores ativos integrados implementados em tecnologia CMOS para aplicações em sistemas de radio frequencia

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(1)Universidade Estadual de Campinas Faculdade de Engenharia El´ etrica e de Computa¸ c˜ ao ´ Departamento de Microondas e Optica DMO-FEEC-UNICAMP. INDUTORES ATIVOS INTEGRADOS IMPLEMENTADOS EM TECNOLOGIA CMOS PARA ˜ ´ ˆ ¨ ENCIA APLICAC ¸ OES EM SISTEMAS DE RADIO FREQU. Autor: Orientador:. Eduardo Silva Prof. Dr. Luiz Carlos Kretly. Disserta¸c˜ ao submetida ` a Faculdade de Engenharia El´ etrica e de Computa¸c˜ ao da Universidade Estadual de Campinas, como parte dos requisitos exigidos para obten¸c˜ ao do t´ıtulo de. Mestre em Engenharia Elétrica. Comiss˜ ao Julgadora: Prof. Dr. Luiz Carlos Kretly - DMO/FEEC/UNICAMP Prof. Dr. S´ılvio Ernesto Barbin - PTC/EP/USP Prof. Dr. Gilmar Barreto - DMCSI/FEEC/UNICAMP Prof. Dr. Edson Moschim - DSIF/FEEC/UNICAMP. Campinas, 20 de julho de 2007.

(2) INDUTORES ATIVOS INTEGRADOS IMPLEMENTADOS EM TECNOLOGIA CMOS PARA ˜ ´ ˆ ¨ ENCIA APLICAC ¸ OES EM SISTEMAS DE RADIO FREQU. Autor: Orientador:. Eduardo Silva Prof. Dr. Luiz Carlos Kretly. Disserta¸c˜ ao submetida ` a Faculdade de Engenharia El´ etrica e de Computa¸c˜ ao da Universidade Estadual de Campinas, como parte dos requisitos exigidos para obten¸c˜ ao do t´ıtulo de. Mestre em Engenharia Elétrica. Campinas, 20 de julho de 2007.

(3) FICHA CATALOGRÁFICA ELABORADA PELA BIBLIOTECA DA ÁREA DE ENGENHARIA E ARQUITETURA - BAE - UNICAMP. Si38i. Silva, Eduardo Indutores ativos integrados implementados em tecnologia CMOS para aplicações em sistemas de rádio freqüência / Eduardo Silva. --Campinas, SP: [s.n.], 2007. Orientador: Luiz Carlos Kretly Dissertação (Mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação. 1. Indutores elétricos. 2. Giradores. 3. Filtros elétricos passa faixa. 4. Circuitos integrados de microondas. I. Kretly, Luiz Carlos. II. Universidade Estadual de Campinas. Faculdade de Engenharia Elétrica e de Computação. III. Título.. Título em Inglês: Integrated active inductors implemented in CMOS technology for applications in radio frequency systems Palavras-chave em Inglês: Active inductor, Gyrators, Quality factor, band-pass filter, MMIC Área de concentração: Eletrônica, Microeletrônica e Optoeletrônica Titulação: Mestre em Engenharia Elétrica Banca examinadora: Sílvio Ernesto Barbin, Edson Moschin e Gilmar Barreto Data da defesa: 20/07/2007 Programa de Pós-Graduação: Engenharia Elétrica.

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(5) “Com ordem e tempo se encontra o segredo de fazer tudo, e fazê-lo bem” Pitágoras v.

(6) Aos meus pais José Maria e Maria Célia... Ao meu irmão Ednei... vi.

(7) Resumo. Este trabalho tem como escopo o projeto e implementa¸cão de indutores ativos integrados em tecnologia CMOS para opera¸cão em sistemas de rádio freq¨ uência. A grande área demandada por indutores passivos integrados, bem como a sua baixa indutância e baixo fator de qualidade associados, apresentam-se como um dos maiores limitantes no projeto de circuitos integrados aplicados às comunica¸cões. Como alternativa, indutores ativos integrados têm sido propostos. O uso de topologias de circuitos que emulam o efeito do indutor passivo convencional torna-se atraente ao passo que grau de compacta¸cão e seletividade podem ser obtidos. Quatro topologias distintas de indutores ativos integrados são abordadas, bem como uma aplica¸cão prática. Resultados de simula¸cão e de experimento são apresentados.. vii.

(8) Abstract. This work aims the design and implementation of integrated active inductors in CMOS technology for applications in radio frequency systems. The large area occupied by passive inductors, as well its low quality factor and low inductance, have been detached as one of the major drawbacks in the design of integrated circuits applied to communication systems. Alternately, active inductors have been proposed. Circuits usage which emulates conventional spiral inductors becomes interesting since die area reduction and selectivity can be obtained. Four different topologies of integrated active inductors are discussed, as well a practical application. Simulation results and experimental results are presented.. viii.

(9) Agradecimentos. ` minha fam´ılia, por apoiar incondicionalmente mais essa etapa de vida. Vocês serão por todo A o sempre os meus maiores exemplos de virtude; Ao Prof. Dr. Luiz Carlos Kretly pelas decisivas orienta¸cões e in´ umeros ensinamentos transmitidos no decorrer do trabalho; Ao CNPq/PNM e à UNICAMP pelo suporte financeiro e pela estrutura técnica, respectivamente; Ao PMU/Fapesp por suportar financeiramente a fabrica¸cão dos circuitos integrados; Aos meus companheiros de FEEC : André Távora, Carlos Capovilla, Donato Manzan, Alfeu Sguarezi, Leandro Bertonha, Hélio Segnini, Eudemário Santana, Rogério Jacomini, Ricardo ´ Coimbra, Vilson Mognon, Alvaro Medeiros, Alexandre Moraes, Daniel Benevides. Vocês tiveram um papel decisivo na história deste trabalho, e também na minha própria história; Aos amigos de Araxá e de Uberlândia. Vocês sabem o quanto são importantes! Vocês sabem; Ao Centro de Pesquisas Renato Archer por participar das etapas de organiza¸cão de base de dados para fabrica¸cão dos circuitos integrados bem como da manufatura das amostras fabricadas para posterior medi¸cão; Ao Centro de Componentes Semicondutores pela disponibiliza¸cão do equipamento Cascade e pelo aux´ılio na sua utiliza¸cão; Ao Sr. Jaime pelo esfor¸co e dedica¸cão no zelo das dependências laboratoriais; E finalmente a todos que, direta ou indiretamente contribu´ıram para a realiza¸cão do presente projeto.. ix.

(10) Sumário. Resumo. vii. Abstract. viii. Agradecimentos. ix. Lista de Abreviaturas. xvi. Cap´ıtulo 1 Introdu¸c˜ ao. 1. Cap´ıtulo 2 Indutores Passivos Integrados. 3. 2.1. Hist´ orico da Microeletrˆ onica Aplicada ` as Comunica¸ c˜ oes . . . . . . . . . .. 3. 2.2. Cen´ ario Atual e Previs˜ oes . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 5. 2.3. A tecnologia CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 5. 2.4. Indutores Passivos Integrados . . . . . . . . . . . . . . . . . . . . . . . . . . .. 8. 2.4.1. ´ T´ ecnicas de Otimiza¸ c˜ ao de Area . . . . . . . . . . . . . . . . . . . . . 10. 2.4.2. T´ ecnicas de Eleva¸ c˜ ao do Fator de Qualidade . . . . . . . . . . . . . 13. Cap´ıtulo 3 Indutores Ativos Integrados 3.1. 3.2. 17. Indutor Ativo Simples Aterrado - Conceitos Te´ oricos . . . . . . . . . . . . 18 3.1.1. Indutor Ativo Simples Aterrado - Resultados de Simula¸ c˜ ao . . . . 21. 3.1.2. Indutor Ativo Simples Aterrado - Resultados Experimentais . . . 28. Indutor Ativo Cascode Aterrado - Conceitos Te´ oricos . . . . . . . . . . . . 41 3.2.1. Indutor Ativo Cascode Aterrado - Resultados de Simula¸ c˜ ao . . . . 42. 3.2.2. Indutor Ativo Cascode Aterrado - Resultados Experimentais . . . 45 x.

(11) 3.3. Indutor Ativo Cascode com Resistˆ encia de Realimenta¸ c˜ ao - Conceitos Te´ oricos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 3.3.1. Indutor Ativo Cascode com Resistˆ encia de Realimenta¸ c˜ ao - Resultados de Simula¸ c˜ ao . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50. 3.3.2. Indutor Ativo Cascode com Resistˆ encia de Realimenta¸ c˜ ao - Resultados Experimentais . . . . . . . . . . . . . . . . . . . . . . . . . . . 53. 3.4. Indutor Ativo Cascode Regul´ avel - Conceitos Te´ oricos . . . . . . . . . . . 56 3.4.1. Indutor Ativo Cascode Regul´ avel - Resultados de Simula¸ c˜ ao . . . 57. 3.4.2. Indutor Ativo Cascode Regul´ avel - Resultados Experimentais . . 60. Cap´ıtulo 4 Aplica¸c˜ ao de Indutores Ativos Integrados 4.1. 4.2. 65. Filtro Passivo Integrado - Conceitos Te´ oricos . . . . . . . . . . . . . . . . . 65 4.1.1. Filtro Passivo Integrado - Resultados de Simula¸ c˜ ao . . . . . . . . . 67. 4.1.2. Filtro Passivo Integrado - Resultados Experimentais . . . . . . . . 68. Filtro Ativo Integrado - Conceitos Te´ oricos . . . . . . . . . . . . . . . . . . 71 4.2.1. Filtro Ativo Integrado - Resultados de Simula¸ c˜ ao . . . . . . . . . . 71. 4.2.2. Filtro Ativo Integrado - Resultados Experimentais . . . . . . . . . 72. Cap´ıtulo 5 Conclus˜ oes e trabalhos futuros. 75. Apêndice A Fluxograma de trabalho. 77. Apêndice B Topologias de Indutores Ativos para Opera¸ c˜ ao em Baixa Frequˆ encia 79 B.1 Girador 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 B.2 Girador 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 B.3 Girador 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85 B.4 Girador 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 Publica¸ c˜ oes resultantes deste trabalho. 95. Referˆ encias bibliogr´ aficas. 97. xi.

(12) Lista de Figuras. 2.1. Se¸cão transversal de um transistor NMOS tipo enriquecimento. . . . . . . . . . . .. 6. 2.2. Se¸cão transversal de um circuito integrado CMOS. . . . . . . . . . . . . . . . . . .. 7. 2.3. Representa¸cões do indutor passivo integrado. . . . . . . . . . . . . . . . . . . . . .. 9. 2.4. Indutores empilhados. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12. 2.5. Modelo equivalente de parâmetros concentrados. . . . . . . . . . . . . . . . . . . . 13. 2.6. Compara¸cão do Q de indutores passivos para diferentes resistividades de substrato. 14. 2.7. Vista superior e vista seccional de um indutor passivo com substrato removido. . . 15. 2.8. Indutor empilhado com m´ ultiplas vias. . . . . . . . . . . . . . . . . . . . . . . . . 15. 2.9. Indutor com largura de condutor e distância entre espiras variáveis. . . . . . . . . 16. 3.1. Indutor Ativo Simples Aterrado. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18. 3.2. Modelo de pequenos sinas do Indutor Ativo Simples Aterrado. . . . . . . . . . . . 18. 3.3. Indutor Ativo Simples Aterrado - Modelo de simula¸cão. . . . . . . . . . . . . . . . 21. 3.4. Simula¸cão do Indutor Ativo Simples Aterrado - Parâmetros t´ıpicos. . . . . . . . . 24. 3.5. Simula¸cão do Indutor Ativo Simples Aterrado - Piores casos de velocidade e potência. 27. 3.6. Vista seccional de um circuito integrado - processo 0.35µm HBT BiCMOS. . . . . 29. 3.7. Layout de transistores do processo 0.35µm HBT BiCMOS. . . . . . . . . . . . . . 31. 3.8. Layout dos pads do processo 0.35µm HBT BiCMOS. . . . . . . . . . . . . . . . . 33. 3.9. Indutor Ativo Simples Aterrado - layouts das interconexões e do chip fabricado. . 34. 3.10 Chip fabricado - processo de retirada de poliimida . . . . . . . . . . . . . . . . . . 35 3.11 Setup de medidas. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 3.12 Experimento de medi¸cão do chip fabricado . . . . . . . . . . . . . . . . . . . . . . 37 3.13 Resultados experimentais do Indutor Ativo Simples Aterrado . . . . . . . . . . . . 39 3.14 Compara¸cão entre os resultados de simula¸cão e de experimento do Indutor Ativo Simples Aterrado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40 xii.

(13) 3.15 Indutor Ativo Cascode Aterrado. . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 3.16 Indutor Ativo Cascode - Modelo de simula¸cão. . . . . . . . . . . . . . . . . . . . . 42 3.17 Indutor Ativo Cascode Aterrado - Resultados de Simula¸cão. . . . . . . . . . . . . 44 3.18 Indutor Ativo Cascode Aterrado - Layouts e Chip Fabricado. . . . . . . . . . . . . 45 3.19 Indutor Ativo Cascode Aterrado - Resultados Experimentais. . . . . . . . . . . . . 46 3.20 Indutor Ativo Cascode Aterrado - Compara¸cão de resultados de simula¸cão e de experimento. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 3.21 Indutor Ativo Cascode com Resistência de Realimenta¸cão. . . . . . . . . . . . . . 48 3.22 Indutor Ativo Cascode com Resistência de Realimenta¸cão - Circuito Equivalente. . 49 3.23 Indutor Ativo Cascode com Resistência de Realimenta¸cão - Modelo de simula¸cão.. 50. 3.24 Indutor Ativo Cascode com Resistência de Realimenta¸cão - Resultados de Simula¸cão. 52 3.25 Indutor Ativo Cascode com Resistência de Realimenta¸cão - Layouts e Chip Fabricado. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 3.26 Indutor Ativo Cascode com Resistência de Realimenta¸cão - Resultados Experimentais. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 3.27 Indutor Ativo Cascode com Resistência de Realimenta¸cão - Compara¸cão de resultados de simula¸cão e de experimento. . . . . . . . . . . . . . . . . . . . . . . . . . 55 3.28 Indutor Ativo Cascode Regulável. . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 3.29 Indutor Ativo Cascode Regulável - Modelo de simula¸cão. . . . . . . . . . . . . . . 58 3.30 Indutor Ativo Cascode Regulável - Resultados de Simula¸cão. . . . . . . . . . . . . 59 3.31 Indutor Ativo Cascode Regulável - Layouts e Chip Fabricado. . . . . . . . . . . . 60 3.32 Indutor Ativo Cascode Regulável - Resultados Experimentais. . . . . . . . . . . . 61 3.33 Indutor Ativo Cascode Regulável - Compara¸cão de resultados de simula¸cão e de experimento.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62. 4.1. Rede LC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66. 4.2. Filtro Passivo Integrado - Resultados de Simula¸cão. . . . . . . . . . . . . . . . . . 67. 4.3. Filtro Passivo Integrado - Layouts. . . . . . . . . . . . . . . . . . . . . . . . . . . 69. 4.4. Filtro Passivo Integrado - Resultados Experimentais. . . . . . . . . . . . . . . . . 70. 4.5. Filtro Passivo Integrado - Compara¸cão de Resultados de Simula¸cão e de Experimento. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 xiii.

(14) 4.6. Filtro Ativo Integrado - Resultados de Simula¸cão. . . . . . . . . . . . . . . . . . . 72. 4.7. Filtro Ativo Integrado - Layout do Circuito Integrado.. 4.8. Filtro Ativo Integrado - Resultados experimentais. . . . . . . . . . . . . . . . . . . 73. 4.9. Filtro Ativo Integrado - Compara¸cão de Resultados de Simula¸cão e de Experimento. 73. . . . . . . . . . . . . . . . 72. A.1 Fluxograma de trabalho. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 B.1 Girador 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 B.2 Circuito equivalente do Girador 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 B.3 Girador 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 B.4 Girador 2 - Tensões e correntes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 B.5 Circuito equivalente do Girador 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . 85 B.6 Negative Impedance Converter - NIC . . . . . . . . . . . . . . . . . . . . . . . . . 86 B.7 Girador 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 B.8 Girador 3 - representa¸cão do circuito paralelo . . . . . . . . . . . . . . . . . . . . 88 B.9 Circuito equivalente - Girador 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 B.10 Girador 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 B.11 Girador 4 - Tensões e correntes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 B.12 Circuito equivalente - Girador 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93. xiv.

(15) Lista de Tabelas. 2.1. Dados do relat´ orio anual ITRS - 2005 . . . . . . . . . . . . . . . . . . . . . .. 5. 3.1. Dimens˜ oes dos transistores do Indutor Ativo Simples Aterrado . . . . . . 22. 3.2. Efeitos da varia¸c˜ ao da espessura do ´ oxido de porta . . . . . . . . . . . . . 26. 3.3. Indutor Ativo Simples Aterrado - Resultados de simula¸ c˜ ao . . . . . . . . 28. 3.4. Exemplos de regras de layout - processo 0.35µm HBT BiCMOS . . . . . 30. 3.5. M´ axima densidade de corrente suportada pelos n´ıveis de metais . . . . . 31. 3.6. Indutor Ativo Simples Aterrado - Tabela de Resultados . . . . . . . . . . 41. 3.7. Dimens˜ oes dos transistores do Indutor Ativo Cascode Aterrado . . . . . 43. 3.8. Indutor Ativo Cascode Aterrado - Resultados de simula¸ c˜ ao . . . . . . . . 45. 3.9. Indutor Ativo Cascode Aterrado - Tabela de Resultados . . . . . . . . . . 48. 3.10 Dimens˜ oes dos transistores do Indutor Ativo Cascode com Resistˆ encia de Realimenta¸c˜ ao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 3.11 Indutor Ativo Cascode com Resistˆ encia de Realimenta¸ c˜ ao - Resultados de simula¸c˜ ao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 3.12 Indutor Ativo Cascode com Resistˆ encia de Realimenta¸ c˜ ao - Tabela de Resultados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 3.13 Dimens˜ oes dos transistores do Indutor Ativo Cascode Regul´ avel . . . . . 58 3.14 Indutor Ativo Cascode Regul´ avel - Resultados de simula¸ c˜ ao . . . . . . . 60 3.15 Indutor Ativo Cascode com Resistˆ encia de Realimenta¸ c˜ ao - Tabela de Resultados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63. xv.

(16) Lista de Abreviaturas. 3D Tridimensional AC Corrente Alternada ADS Advanced Design System (Agilent Technologies) AMS Austria Micro Systems BiCMOS Bipolar - Complementary Metal Oxide Semiconductor CDMA Code Division Multiple Access CenPRA Centro de Pesquisas Renato Archer CI Circuito Integrado CMOS Complementary Metal Oxide Semiconductor DC Corrente Cont´ınua DRAM Dynamic Random Access Memory EPROM Erasable Programmable Read-only Memory FEEC Faculdade de Engenharia Elétrica e de Computa¸c˜ ao FET Field Effect Transistor GSM Global System for Mobile Communication HBT Heterojuntion Bipolar Transistor ITRS International Technology Roadmap for Semiconductors MOSFET Metal Oxide Semiconductor - Field Effect Transistor NMOS Metal Oxide Semiconductor - N Type PC Personal Computer PMOS Metal Oxide Semiconductor - P Type RF Radio Frequency RFIC Radio Frequency Integrated Circuit TDMA Time Division Multiple Access.

(17) UNICAMP Universidade Estadual de Campinas VLSI Very-Large-Scale Integration. xvii.

(18) Cap´ıtulo 1 Introdu¸ c˜ ao. A crescente demanda por sistemas de comunica¸cões confiáveis e não onerosos, aliada ao desenvolvimento exponencial da microeletrônica, representam as for¸cas motrizes para o estudo e desenvolvimento de circuitos integrados operando na faixa de microondas. Diferentes tecnologias vêm sido exploradas na busca de circuitos compactos e eficientes, associados a baixos custos de produ¸cão. Mediante tais requisitos, a tecnologia CMOS tem se destacado. Circuitos integrados produzidos no sil´ıcio representam uma alternativa atraente uma vez que apresentam custo de produ¸cão relativamente reduzido, alto grau de compacta¸cão e consumo de potência satisfatório. Contudo, uma limita¸cão imposta por tais estruturas se faz presente e tem despertado o interesse de vários pesquisadores, que é o baixo rendimento de indutores passivos integrados. Indutores passivos integrados ocupam um alto percentual de área ativa de fabrica¸cão, e ainda, apresentam baixos fator de qualidade e indutância, associados a elementos parasitas. Alternativamente, indutores ativos têm sido propostos. O uso de topologias de circuitos que emulam o efeito de indutores passivos convencionais se torna atraente ao passo que compacta¸cão e seletividade podem ser obtidas, ao custo de consumo de potência DC e um relativo aumento no ru´ıdo total do sistema. Especificamente, o objetivo desta disserta¸cão de mestrado é explorar o projeto e implementa¸cão de indutores ativos integrados para opera¸cão na faixa de microondas. O trabalho é motivado não só pela argumenta¸cão apresentada nos parágrafos anteriores, mas também pelo escasso n´ umero de trabalhos cient´ıficos que apresentam resultados experimentais relacionados ao tema abordado. A disserta¸cão está estruturada em cinco cap´ıtulos, estando incluso o presente cap´ıtulo, referido como Cap´ıtulo 1. 1.

(19) O Cap´ıtulo 2 apresenta primordialmente um breve texto sobre a evolu¸cão da microeletrônica bem como a sua relevância no contexto atual e futuro. Em seguida, são abordados os conceitos básicos da tecnologia CMOS. Uma vez estruturados os conceitos básicos, o n´ ucleo do cap´ıtulo é então composto com a teoria de indutores passivos integrados. Diferentes topologias de indutores passivos integrados são abordadas, assim como técnicas aplicadas para otimiza¸cão de fator de qualidade e a´rea. O cap´ıtulo tem por fun¸cão principal apresentar as limita¸cões de indutores passivos integrados, justificando então o interesse no projeto e implementa¸cão de indutores ativos integrados, objeto de estudo da disserta¸cão. O Cap´ıtulo 3 apresenta o projeto e implementa¸cão de indutores ativos integrados em tecnologia CMOS. São apresentadas quatro topologias distintas, que são: Indutor Ativo Simples Aterrado, Indutor Ativo Cascode Aterrado, Indutor Ativo Cascode com Resistência de Realimenta¸cão e Indutor Ativo Cascode Regulável. Para cada topologia são apresentadas a conceitua¸cão teórica, resultados de simula¸caõ e resultados experimentais. O Cap´ıtulo 4 apresenta uma aplica¸cão prática de indutores ativos integrados. Um filtro passa-faixa para opera¸cão na faixa de microondas é desenvolvido. Para enriquecer o trabalho e permitir um paralelo entre indutores ativos e passivos, o filtro passa-faixa é implementado em duas versões distintas, uma primeira fazendo uso de indutores passivos, e uma segunda fazendo uso de indutores ativos. Os resultados teóricos e experimentais para a perda de retorno e para o ganho dos respectivos filtros são apresentados. Finalmente no Cap´ıtulo 5, são apresentadas as conclusões do presente trabalho e sugestões para futuras atividades relacionadas ao mesmo.. 2.

(20) Cap´ıtulo 2 Indutores Passivos Integrados. 2.1 Hist´ orico da Microeletrˆ onica Aplicada ` as Comunica¸ c˜ oes A história da microeletrônica come¸cou a ser delineada quando em 1948, os funcionários da Bell Labs John Bardeen e Walter Brattain sob supervisão de William Shockley apresentaram o primeiro dispositivo semicondutor de estado sólido (IEEE, 2007). A cria¸cão, denominada transistor, se revelou uma proposta extremamente atraente para a substitui¸cão das dispendiosas válvulas termiônicas. Seis anos mais tarde, já era comercializado pela empresa Texas Instruments o primeiro transistor à base de sil´ıcio. O baixo custo de produ¸cão, associado ao tamanho reduzido, revolucionou a tecnologia de comunica¸cões existente na época (TI, 2007). Já era poss´ıvel conceber amplificadores de faixa larga para aplica¸cão em rádios com tamanhos surpreendentemente reduzidos. Em 1958, Jack Kilby da Texas Instruments e Robert Noyce da Fairchild Semiconductor implementaram o primeiro CI (Circuito Integrado) (Fairchild, 2007). A idéia de se produzir circuitos inteiros sobre uma u ńica pastilha de sil´ıcio, ainda que bastante onerosa para a época, representaria um grande salto para o desenvolvimento de toda a história contemporânea das comunica¸cões. Em 1962 já estavam dispon´ıveis para comercializa¸cão CI’s em tecnologia CMOS (Complementary Metal Oxide Semiconductor ) e bipolar (TI, 2007). Cresce em larga escala o n´ umero de empresas atuantes no setor de microeletrônica. O surgimento das referidas empresas contribuiu fortemente para o avan¸co na produ¸cão, miniaturiza¸cão e melhora de desempenho dos circuitos integrados. Em 1965 é apresentado pela Fairchild Semiconductor o primeiro amplificador operacional integrado (Fairchild, 2007). Em 1970, dois anos após a sua cria¸cão, a Intel anuncia a 1103 DRAM. 3.

(21) (Dynamic Random Access Memory), uma mémoria de 1024 bits (Intel, 2007). No ano seguinte, apresenta concomitantemente a primeira memória do tipo EPROM (Erasable Programmable Read-only Memory) e o 4004, um procesador contendo 2300 transistores com capacidade de 60000 cálculos por segundo. Em 1972 é apresentado o primeiro processador de 8 bits, nomeado 8008 (IEEE, 2007). Em 1978, a AT&T e a Bell Labs constroem o primeiro protótipo de um sistema celular, sendo os primeiros testes p´ ublicos realizados no ano seguinte, na cidade de Chicago, com um total de 2000 usuários. Já em 1980, a IBM apresenta o primeiro PC (Personal Computer ) para uso doméstico. O processador usado pelo IBM PC era o 8088 da Intel, que operava em 4,77 MHz (Intel, 2007). Em meados da década de 80, a Intel lan¸ca o 80386, um processador de 16 MHz que incorporava 275.000 transistores, tendo a capacidade de acessar memórias de até 4 Gb (Intel, 2007). Nesta época, mais de 30 milhões de computadores já eram utilizados no Estados Unidos. Estudos já eram realizados para viabilizar a transi¸cão dos padrões analógicos de comunica¸cão celular para padrões digitais. No in´ıcio dos anos 90, já era poss´ıvel conectar PC’s à internet através de conexões de 56 kbps. A Intel apresenta o processador Pentium, com capacidade de processamento de 60 MHz (Intel, 2007). Consolidam-se os padrões digitais de comunica¸cão celular de segunda gera¸cão, que são: IS-95 CDMA (Code Division Multiple Access), IS-54 TDMA (Time Division Multiple Access) e GSM (Global System for Mobile Communication) (Rappaport, 1996). A miniaturiza¸cão dos dispositivos, o ganho em velocidade de processamento e capacidade de armazenamento associados principalmente a um baixo custo de produ¸cão, fez dos produtos eletrônicos uma realidade presente em todas as camadas sociais. Hoje, estima-se que mais de 1 bilhão de usuários acessam a internet. Outro fator impactante é o efeito desta evolu¸cão nos ´ setores sociais. Areas ligadas à sa´ ude, transporte, seguran¸ca, têm seu desenvolvimento atrelado à evolu¸cão da eletrônica, em especial da microeletrônica.. 4.

(22) 2.2 Cen´ ario Atual e Previs˜ oes Mediante o avan¸co exponencial da tecnologia de circuitos integrados, constatou-se a necessidade de se tra¸car diretrizes para o futuro da microeletrônica. Do esfor¸co conjunto da ind´ ustria de semicondutores e da comunidade cient´ıfica, surgiu o ITRS (International Technology Roadmap for Semiconductors). O ITRS tem como objetivo fundamental predizer as principais tendências da ind´ ustria de semicondutores num horizonte de 15 anos. N´ıvel de compacta¸cão, custo de produ¸cão, velocidade e consumo, são tópicos comumente abordados neste processo de evolu¸cão. A Tabela 2.1 (ITRS, 2007) ilustra um resumo das principais previsões feitas no ano de 2005, ´ destacável a redu¸cão das dimensões envolvidas, bem como para um curto prazo de oito anos. E uma notável melhora de desempenho. Tabela 2.1: Dados do relat´ orio anual ITRS - 2005 Ano de Produ¸c˜ ao. 2005. 2006. 2007. 2008. 2009. 2010. 2011. 2012. Tens˜ ao de Alimenta¸c˜ ao (V ). 1,2. 1,2. 1,2. 1,2. 1,1. 1,1. 1,1. 1. 2013 1. Espessura do ´ oxido (nm). 2,2. 2,1. 2,0. 1,9. 1,6. 1,5. 1,4. 1,4. 1,3. Comprimento de porta (nm). 75. 65. 53. 45. 37. 32. 28. 25. 22. Ru´ıdo 1/f (µm.V 2 .µm2 /Hz). 190. 180. 160. 140. 100. 90. 80. 80. 70. Pico de Ft (GHz ). 120. 140. 170. 200. 240. 280. 320. 360. 400. Pico de Fmax (GHz ). 200. 220. 270. 310. 370. 420. 480. 530. 590. N Fmin (dB). 0,33. 0,3. 0,25. 0,22. 0,2. <0,2. <0,2. <0,2. <0,2. Os elementos indicados por Ft , Fmax e N Fmin representam respectivamente frequência de ganho unitário, máxima frequência de opera¸cão e figura de ru´ıdo m´ınima. ´ poss´ıvel perceber que, em virtude do cenário atual, onde a tecnologia CMOS domina quase E que totalmente o mercado de semicondutores, e pelas previsões apontadas pela própria ind´ ustria de semicondutores, que a tecnologia CMOS persistirá como um dos tópicos mais pesquisados no montante da microeletrônica. Segue então, que o trabalho de pesquisa em questão fundamenta-se em estudar as estruturas feitas sobre o substrato de s´ılicio, dada a sua relevância.. 2.3 A tecnologia CMOS Tentativas de se criar transistores de efeito de campo antecedem o desenvolvimento do transistor bipolar. Embora o conceito básico do FET (Field Effect Transistor ) tenha sido conhecido 5.

(23) desde 1930, o dispositivo só se tornou realidade na década de 60. Desde então, o MOSFET (Metal Oxide Semiconductor - Field Effect Transistor ), tornou-se extremamente popular. Estruturalmente, este tipo de transistor é fabricado sobre um substrato do tipo p, o qual serve também como suporte f´ısico para o dispositivo. Duas regiões fortemente dopadas do tipo n, indicadas na Figura 2.1 como regiões de fonte e dreno n+ , são criadas. Uma camada fina de SiO2 (dióxido de silicio), que é um excelente isolante, é crescida sobre a superf´ıcie do substrato, cobrindo a área entre as regiões da fonte e dreno. Um metal é depositado por cima da camada de óxido para formar o eletrodo da porta do dispositivo. São feitos contatos de metal para as regiões da fonte, do dreno e do substrato, este u ´ltimo também conhecido como corpo. Portanto, saem quatro terminais: o terminal da porta (gate-G), o terminal da fonte (source-S), o terminal do dreno (drain-D) e o terminal do substrato ou corpo (body-B) (Sedra e Smith, 2000). A Figura 2.1 mostra a vista em perspectiva de um transistor NMOS (Metal Oxide Semiconductor - N Type) do tipo enriquecimento.. Dreno. Porta Polisilicio. Fonte Óxido. Região de dreno +. (n ) Região de fonte +. (n ). Semicondutor tipo-p. Metal. Porta. Substrato. Dreno. Fonte Substrato. Figura 2.1: Se¸cão transversal de um transistor NMOS tipo enriquecimento.. Ao aplicarmos uma tensão positiva entre porta e substrato, representada por vgb , repelimos as lacunas livres na superf´ıcie do substrato, consequentemente ocorre um aumento de elétrons livres na referida área, formando uma camada de deple¸cão. Seguidamente aplicamos potenciais positivos no dreno e na fonte, todos referenciados ao substrato, e sendo o potencial do dreno maior do que o da fonte, é poss´ıvel perceber um aumento da região de deple¸cão em torno do dreno. Assim sendo, a diferen¸ca de potencial entre dreno e fonte, dita vds , gerará dois fluxos 6.

(24) de correntes distintos: a corrente de difusão, que é proporcional à varia¸cão da concentra¸cão de portadores e a corrente de deriva que é proporcional ao campo elétrico gerado na forma¸cão da camada de deple¸cão. A somatória da corrente de difusão e a corrente de deriva resulta na corrente total de dreno. Segue que, a corrente total de dreno é totalmente dependente das tensões aplicadas nos quatro terminais do transistor MOS. Por analogia ao transistor bipolar, o referencial de tensão adotado passa a ser o potencial aplicado à fonte. Resulta da dependência da corrente de dreno aos potenciais aplicados uma rela¸cão corrente-tensão que define três regiões distintas de opera¸cão do transistor MOS, ditas subthreshold, região linear e região de satura¸cão. O transistor PMOS (Metal Oxide Semiconductor - P Type) tipo enriquecimento é fabricado sobre um substrato tipo n com regiões p+ para o dreno e a fonte e, nesse caso, as lacunas são os portadores de carga. O dispositivo opera do mesmo modo que o dispositivo canal n, exceto que as tensões vgs e vds são negativas e a tensão de limiar VT é negativa. E ainda, o fluxo de corrente gerado tem o sentido fonte-dreno (Sedra e Smith, 2000). Conforme o nome sugere, a tecnologia da complementaridade MOS emprega transistores de ambas as polaridades, PMOS e NMOS. A Figura 2.2 mostra a se¸cão transversal de um circuito integrado CMOS. PMOS. NMOS Porta. Fonte Óxido de Isolação. Polisilicio. n. Óxido de Isolação. Óxido. +. Dreno. Dreno. Porta. Fonte. Poço Óxido de Isolação. Polisilicio Óxido. n. +. p. +. p. +. n. p. Porta. Porta Substrato Dreno. Fonte. Fonte. Dreno. Substrato. Poço. NMOS. PMOS. Figura 2.2: Se¸cão transversal de um circuito integrado CMOS.. 7.

(25) Comparada com a tecnologia bipolar, os transistores MOS podem atingir dimensões menores, e seu processo de fabrica¸cão é relativamente simples. Outra caracter´ıstica não menos importante destes dispositivos é o seu baixo consumo de potência; permitindo a produ¸cão de circuitos integrados na forma VLSI (Very-Large-Scale Integration). Mediante tais argumentos, é fortemente justificado o estudo de estruturas CMOS produzidas sobre o substrato de sil´ıcio. A opera¸cão destes dispositivos em alta frequência, e a sua correla¸cão com as estruturas analisadas neste trabalho, são discutidas posteriormente.. 2.4 Indutores Passivos Integrados Limita¸cões no processo de fabrica¸cão de circuitos integrados fizeram com que somente no ano de 1990 fosse fabricado o primeiro indutor passivo planar no substrato de sil´ıcio (Nguyen e Meyer, 1990). A Figura 2.3(a) representa a geometria de um indutor passivo planar integrado, a Figura 2.3(b) (Power et al., 1999) representa os elementos parasitas envolvidos e a Figura 2.3(c) (Niknejad e Meyer, 1998) apresenta o modelo equivalente simplificado do indutor passivo.. 8.

(26) 19 (a). Fig. 2. The quality factor (Q) as a function of frequency for rectangular spiral inductors fabricated on 2 K 1cm (open symbol) and 4–6 1cm (filled symbol) Si substrate with various kinds of the number of turns.. range of 500 MHz–20 GHz. The “open” pad patterns without any inductor metal lines in Fig. 1(c) were also measured and -parameters used to remove the pad(b) parasitics from measured (a) Geometria. parasitas. TESTElementos STRUCTURE LAYOUTby [9]. This pad de-embedding was accurately performed NIKNEJAD AND MEYER: SPIRAL INDUCTORS AND TRANSFORMERS 1475 -parameters “open” padlayout pattern from those subtracting Some generaloftheoretical guidelines forofuse in on-parameters converted the inductors, measured chip after spiralthe inductor design r2.3.41 areare given below.to -parameters. measured the inductor determined a) The Keep the spacingofbetween metalwas lines (S)at a minimum. as the ratio the both imaginary part the to the real part of and the maximize oneThisofwill minimize inductor area the port input impedance transformed from the measured two-port mutual inductance which will thus lead to a higher Q. -parameters. The measured two-port inductor parameters However. at higher frequencies a small S can have a are determined uniquely from the -parameters converted OXIDE detrimental effect due to increased capacitive coupling and and from the measured -parameters: proximity effect losses. Imag [10]. b) In general the inductor which exhibits highest Q should Fig. 2 shows the as a function of frequency for inductors be the one which uses the topofmetal layer, due to the fact that inductors fabricated with varying numbers of turns oxidecm capacitance to theInsubstrate is minimized. cmparasitic and 4–6 Si substrate. this figure, on 2 K the However. inductors which use the top layer of metal increases with the frequency up to the peak value, and in shunt (a) Fig.1 Plan and crass-sectional views of a MET3 square on lower perform by better drops at with highermetal($ frequencies. This layers is easilywill understood the at lower inductor. theirimpedance lower series resistance. fact that frequencies the reactancedue of to input dominated by the (c) Modelo equivaKeep frequency the metal width (W)atashigher wide as possible so as to inductance atc)lower rolls off frequency achieve a low series resistance. Thereofis the an obvious lente. due to the parasitic capacitances that consist overlap trade-off herebetween however. larger s imply larger area inductors and capacitance the as spiral andW underpass, fringing capac(c) hence adjacent larger parasitic capacitances. skincapacitance effect. and substrate itance between metal lines, and substrate Fig. 1. Cross-sectional view, top layout view of the rectangular spiral losses.layer Thepassivo optimum Wintegrado. may haveFor to be determined Figura 2.3: Representa¸cõesbetween do indutor metal and grounded substrate. high substrate with the (a) inductor and micro photo image of the fabricated rectangular spiral inductor. an inductor modeling tool.value of resistivity,aid theoffrequency at the maximum The represents the inner diameter of the inductor. d) Keep a “hole”ofin the middle the inductor so as to limit decreases with the increase At first,ofthe at 2 GHz effects of eddy negative mutual coupling on but the androlls off above eight increases the with the rise of CUITents III. RESULTS AND DISCUSSION This of involves keeping the inner diameter (D) and attributed turns duetheto inductor. the decrease equal toofatthe least five times the inductor metal track W 121. to the increase parasitic capacitances. The frequency A. Geometric Dependence of Quality Factor number of fabricated tums (N) on will4–6determine inductors cm Si the fmal response of e) the Thefor a =/MET3 wereshunt inductor. Fig.2 Cross-sectional view of-parameters of thein structure. The examined substrate inductance is also plotted Fig. 2. As theinductors same results as during mea1) Number of Turns: Two-port work typically hadthe between In general, this (b) high this decreases substrate resistivity, value 3 ofand 7 turns. sured on the fabricated inductors using an HP 8510B the A diagram showing the typical parasitic elements type of inductor exhibits a lowerofQ asinN these is increased However, the values figuresdue to the with increasing network analyzer and Cascade Microtech probes.spiral Theinductor Fig. 6. (a)RF Traditional (b) Modified spiral inductor associated with an on-chip planar inductor is shown in Fig.3.model.increase model. over the frequency are smaller in surface area andfabricated subsequent in parasitic than those of inductors onincrease 2 K cm measurements were taken for each inductor Parasitics include the series resistance of the coil, the capacitance and resistance effects.. MET3. (b). O indutor proposto por (Nguyen e Meyer, 1990) era composto por nove espiras de metal. espa¸cadas entre si de 5,5 µm, tendo o metal 6,5 µm de largura. A dimensão externa do indutor passivo era de 230 µm. Obteve-se um Q (fator de qualidade) máximo de três na frequência de capacitance between the coil and the grounded substrate, the. Equally may use rate of change ofaphase 900 MHz. Adotamos como with defini¸ cãoapplicable, para fator dethequalidade rela¸cão entre a reatância e a reresistances associated substrate loss, theone fringing Fig.4 shows a layout of two of the inductors which were at metal resonance capacitance between adjacent tracks, and the overlap. fabricated during the course of this work. In addition to the. capacitance between the spiral and theaunderpass. TheFRP low- (Frequˆ sistência de uma determinada impedˆ ncia. A ncia de Ressonˆ ancia Pr´ opria) Square 3.5-turn inductm, the open and short obtida, octagonal eand (18) frequency series resistance can be estimated from metal. calibration structures are also shown.The test structure layout. resistivity and geometry. but at higher frequencies the was chosen to facilitate the use of ground signal (G-S) or The are skin derived using second-order res- com sua pr´ que por defini¸ cão é becomes a menor frequˆ eabove nciaequations qual o indutor ressona opria capacitância resistance frequency dependent duena to metal. ground-signal-ground (G-S-G)coaxial probes for on-wafer circuits. For t higher order circuits, perhaps the most effects [l] and eddy c m nonant t losses. Finally, he inductor measurements. Many other square, octagonal, and circular parasita, foi de 2,47Q GHz. Vale ressaltar que o Q obtido na FRP é zero, umatest-chip vez que a toreatância in order W,S,D. and number different heights above the substrate. of turns (N) on the inductor performance. Care was taken not indutiva se cancela com a reatância capacitiva. (19) (b). general definition is based on ratio of energy stored in the Fig. 5. (a) Extracted inductance and resistance of spiral inductor with and asymmetry, depicted here has inherent largely due to the inner inductor structures were placed on the without calibration procedure. (b) Extracted quality factor with and without circuit to energy dissipated per cycle, or and outer ports being on different metal layers and being at calibration procedure. investigate the effects of inductor shape,. values of our models since we use optimization to fit a loworder frequency-independent model to a distributed structure over a broad frequency range. The traditional approach of extraction involves computing. should be de application The best passivo approach to em defining Desde o surgimento do indutor substrato sil´ıcio, vários trabalhos têm sido dependent. Our approach to extraction is based on (18). At each frequency of interest, an ideal capacitor is inserted in shunt with the inductor with admittance equal to the The resulting admittance becomes imaginary part of. apresentados no intuito de otimizar o funcionamento do mesmo. Algoritmos foram desenvolvidos (Niknejad e Meyer, 1998; (16) Power et al., 1999; Lopez-Villegas et al., 2000) para automatizar o (20) c˜ projeto dos indutores para o funcionamento nas mais diversas aplica¸ oes. Contudo, a grande área. The above definition has the awkward property that the is zero at self-resonance. Since inductors are usually operated far from self-resonance, this does not present too many problems. But in some applications, the inductor is used as a resonant tank close to self-resonance. In such cases, it is more appropriate to define the using a 3-dB bandwidth definition. This capacitance will resonate the device at the frequency. demandada e o baixo Q ainda ofsãinterest o problemas persistentes. pr´ oximas se¸cões, são apresentadas By examining the rate of change Nas of phase, one. (17). can find the equivalent (21) of To illustrate this approach, in Fig. 7 we plot the a typical spiral inductor (square spiral with nine turns of. 9.

(27) e discutidas algumas técnicas propostas por pesquisadores que objetivam reduzir o consumo de área e elevar o Q dos indutores. 2.4.1. ´ T´ ecnicas de Otimiza¸ c˜ ao de Area. Como dito anteriormente, um dos principais obstáculos impostos pelos indutores passivos integrados é a sua grande área ocupada. Torna-se extremamente oneroso o procedimento de inserir vários indutores em um projeto de circuito integrado. Este fato desestimula o projeto de circuitos operando em microondas, uma vez que os indutores são elementos essenciais para o projeto de redes de casamento de impedâncias, amplificadores de baixo ru´ıdo, osciladores, entre outros. Mediante isto, alguns trabalhos têm sido apresentados para discutir solu¸cões para a economia de área demandada por indutores passivos integrados. Inicialmente, foi analisada a possibilidade de interconectar os circuitos abaixo do indutor passivo, através de metais de n´ıveis inferiores (Burghartz et al., 1998). Uma vez que os indutores são projetados em camadas de metais superiores, que geralmente apresentam espessuras maiores. Seria como se as interconexões fossem feitas através de metais de n´ıvel um e dois e os indutores fossem projetados em metais de n´ıvel três e quatro, para um processo de fabrica¸cão de quatro camadas de metais. Tão logo essa estratégia surgiu já foi descartada. A redu¸cão de área obtida não justifica a grande queda de performance do indutor passivo. Experimentos mostraram que houve uma queda de quatro vezes no Q e uma queda de cinco vezes na FRP (Burghartz et al., 1998). Uma solu¸cão em potencial é construir os circuitos no interior do indutor passivo. Este tipo de solu¸cão não é a mais atraente, em virtude da diminui¸cão do fator de qualidade (Burghartz et al., 1998). Observa-se que a degrada¸cão do Q é fun¸cão da densidade de elementos colocados no interior do indutor passivo, ou seja, quanto maior a densidade de elementos, menor será o Q. Uma vantagem desta técnica é que não foi verificada nenhuma grande varia¸cão na indutância do indutor. Posteriormente, foram realizados estudos na tentativa de reduzir as dimensões do indutor passivo, sem contudo afetar sua performance (Park et al., 1998; Power et al., 1999). A primeira variável analisada foi o espa¸camento entre as espiras. Constatou-se que uma diminui¸cão no espa¸camento melhora a performance do indutor em baixas frequências uma vez que a indutância. 10.

(28) m´ utua se torna maior. O mesmo não foi observado em frequências mais altas, pois o acoplamento capacitivo se torna preponderante, reduzindo o Q do indutor passivo (Power et al., 1999). Em seguida, observou-se o comportamento do indutor mediante uma varia¸cão na largura do metal. Uma redu¸cão na largura do metal incrementa a resistência série do condutor (Park et al., 1998), o que degrada o Q do indutor, inviabilizando a utiliza¸cão desta técnica para a otimiza¸cão de área. Outro parâmetro analisado foi a redu¸cão do n´ umero de espiras do indutor. Para uma determinada frequência, o Q do indutor passivo aumenta com o aumento do n´ umero de espiras. Este Q atinge um máximo para um determinado valor ótimo de espiras e depois passa a decrescer com o aumento do n´ umero de espiras (Park et al., 1998). Segue então, que esta técnica é perfeitamente aplicável mediante um compromisso em se reduzir o n´ umero de espiras a um valor ótimo, para o qual o Q obtido é satisfatório. Prosseguindo a análise das técnicas de otimiza¸cão de área, relacionou-se a redu¸cão da área interna do indutor passivo com sua respectiva performance. Foi verificado que, para uma determinada frequência e para substratos de resistividades menores, um aumento do diâmetro interno do indutor é seguido de um decréscimo do fator de qualidade (Park et al., 1998). Verificou-se também que o Qmax (fator de qualidade máximo) e o fQmax , que é a frequência para a qual o fator de qualidade é maximo, decrescem com o aumento do diâmetro interno do indutor passivo (Park et al., 1998). Este técnica é atrativa, contudo existe um compromisso entre diâmetro interno do indutor e largura do metal. O espa¸co interno do indutor deve ter um comprimento de lado superior a cinco vezes a largura do metal que forma o indutor (Long e Copeland, 1997). Uma outra técnica promissora apresentada é o projeto de um indutor 3D (tridimensional) miniaturizado (Tang et al., 2002). Esta técnica é baseada na geometria de indutores empilhados convencionais. A Figura 2.4(a) (Tang et al., 2002) apresenta um indutor empilhado e a Figura 2.4(b) (Tang et al., 2002) apresenta um indutor 3D miniaturizado.. 11.

(29) (a). Fig. 2. Structure of the conventional stacked inductor.. IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 37, NO. 4, APRIL 2002. (b) Fig. 1. (a) Layout and design parameters of the on-chip spiral inductor. (b) Simplified lumped-element inductor model. Fig. 2. Structure of the conventional stacked inductor.. Fig. 3. Structure of the miniature 3-D inductor.. (a) Indutor empilhado convenpenetrating into the cional. substrate result in capacitive and inductance. (b) Indutor 3D miniaturizado.. III. PROPOSED MINIATURE 3-D INDUCTOR losses, respectively. Design an on-chip inductor involves tradeA. Conventional Stacked Inductor Structure offs among various design parameters. For example, increasing Figura 2.4: Indutores empilhados. The conventional stacked inductor, as shown in Fig. 2, of the inductor by rethe wiring metal width can improve consists of series-connected spiral inductors in different metal ducing the resistance of the metal tracks, but this method also layers. Every spiral inductor in the different metal layers may increases the area of the inductor. Moreover, this improvement have ou the same different turns. The wires wind downward em miniaturizado consiste maisorindutores empilhados conectados method O willindutor be limited3D by eddy current effect and skin effectem in dois the high frequency, even if the metal width is further increased. from the top metal layer to the bottom one. A distributed model of the stacked inductor canpor be found [17]. série, sendo queofcada indutor empilhado tem uma espira cadain n´ ıvel de metal (Tang Detail design guidelines the on-chip inductor can be found in somente [5], [9], and [12]. With the aid of CAD tools, such as ASITIC B. Proposed Miniature Inductor ´ eta nearly al., 2002). Figura 2.4(b), que o indutor 3D 3-D formado eStructure o resultado de dois [13], optimized Nota-se inductor canpela be quickly attained. Our proposed miniature 3-D inductor structure is illustrated The patterned ground shield (PGS) inductor [14], and mulindutores empilhados em série no empilhado é formado in Fig. M1, 3, andoitsprimeiro distributedindutor model is shown in Fig. 4. Every tilevel parallel shunting inductorconectados [15] have been proposed to metal degradation. The segment in the distributed model represents a single stacked inimprove the quality factor at the price of pelos metais M3aelarge M4,diejáarea o segundo é formado metais M1, models the mutualpelos coupling between the M2 planar spiral inductorM1, oftenM2, occupies in the RF indutor ductor andempilhado IC, and this causes some limitations on placement and routing. adjacent stacked inductors where is the th turn. The miniature e M3. Using stacked inductors [16] can save the die area, however, this 3-D inductor consists of at least two or more stacked inductors spiral inductor. (b) . Hence, an on-chip inductor with small area, by series connections, and every stacked inductor has only one also sacrifices Fig. 3. melhor Structure of compreens˜ the miniature 3-D a inductor. Para o do funcionamento do indutor 3D miniaturizado, nos referenciemos , and high quality factor will greatly benefit CMOS RF turn in every metal layer. For example, if there are two stacked high integrated circuit design. inductors with different diameters, and one of them is a one-turn aos modelosIII. equivalentes de parˆ ametros concentrados dos indutores planares convencionais e dos e and inductance PROPOSED MINIATURE 3-D INDUCTOR r involves tradeA. Conventional Stacked Inductor Structure indutores 3D miniaturizados, representados nas Figuras 2.5(a) e 2.5(b) respectivamente. mple, increasing The conventional stacked inductor, as shown in Fig. 2, e inductor by rehis method also consists of series-connected spiral inductors in different metal his improvement layers. Every spiral inductor in the different metal layers may nd skin effect in have the same or different turns. The wires wind downward urther increased. from the top metal layer to the bottom one. A distributed model can be found in of the stacked inductor can be found in [17]. such as ASITIC B. Proposed Miniature 3-D Inductor Structure y attained. Our proposed miniature 3-D inductor structure is illustrated r [14], and muleen proposed to in Fig. 3, and its distributed model is shown in Fig. 4. Every egradation. The segment in the distributed model represents a single stacked inmodels the mutual coupling between the e area in the RF ductor and ent and routing. adjacent stacked inductors where is the th turn. The miniature ea, however, this 3-D inductor consists of at least two or more stacked inductors with small area, by series connections, and every stacked inductor has only one nefit CMOS RF turn in every metal layer. For example, if there are two stacked inductors with different diameters, and one of them is a one-turn. 12.

(30) TANG et al.: MINIATURE 3-D INDUCTORS IN STANDARD CMOS PROCESS Fig. 2. Structure of the conventional stacked inductor.. (a). (b) Fig. 1. (a) Layout and design parameters of the on-chip spiral inductor. (b) Simplified lumped-element inductor model.. (a) Indutor planar convencional penetrating into the substrate result in capacitive and inductance. losses, respectively. Design an on-chip inductor involves tradeoffs among various design parameters. For example, increasing of the inductor by rethe wiring metal width can improve ducing the resistance of the metal tracks, but this method also increases the area of the inductor. Moreover, this improvement method will be limited by eddy current effect and skin effect in the high frequency, even if the metal width is further increased. Detail design guidelines of the on-chip inductor can be found in [5], [9], and [12]. With the aid of CAD tools, such as ASITIC [13], a nearly optimized inductor can be quickly attained. The patterned ground shield (PGS) inductor [14], and multilevel parallel shunting inductor [15] have been proposed to degradation. The improve the quality factor at the price of planar spiral inductor often occupies a large die area in the RF IC, and this causes some limitations on placement and routing. Using stacked inductors [16] can save the die area, however, this . Hence, an on-chip inductor with small area, also sacrifices , and high quality factor will greatly benefit CMOS RF high integrated circuit design.. Fig. 4.. Distributed model of the proposed miniature 3-D inductor.. Fig. 3. Structure of the miniature 3-D inductor.. (b) Indutor 3D miniaturizado. III. PROPOSED MINIATURE 3-D INDUCTOR. stacked inductor from the metal layer 4 to the metal layer 1 and the other is a one-turn stacked inductor from the metal layer 1 Figura 2.5: Modelo equivalente de parâmetros concentrados. to the metal layer 3, then the miniature 3-D inductor is formed by connecting two stacked inductors at the metal layer 1. A. Conventional Stacked Inductor Structure. The conventional stacked inductor, as shown in Fig. 2, consists of series-connected spiral inductors in different metal layers. Every spiral inductor in the different metal layers may have the same or different turns. The wires wind downward from the top metal layer to the bottom one. A distributed model of the stacked inductor can be found in [17].. Fig. 5. Voltage p. Resulta deste tipo de estrutura,Ourcomo pode ser observado na Figura 2.5, que a capacitância C. Derivation of Self-Resonance Frequency proposed miniature 3-D inductor structure is illustrated B. Proposed Miniature 3-D Inductor Structure. The ending vo. in Fig. 3, and its distributed model is shown in Fig. 4. Every. Stacked and´ segment in the distributed model represents single stacked in-3-D inductors use the multiple metal equivalente entre metal-metal e entre metal-substrato eaminiature bem menor quando comparada ao indutor models the mutual coupling between the ductor and layers to achieve the required inductances in the small area. Un-. adjacent stacked inductors where is the th turn. The miniature. 3-D inductor consists at least two orusing more stacked inductors of fortunately, lower metalalayer also decreases the do tipo empilhado (Tang et al., 2002). aofanddiminui¸ cãothe das ncias parasitas equivalentes, by series Com connections, every stacked inductor has only capacitˆ one. the inductor. In order to investigate the. turn in every metal layer. For example, if there are two stacked inductors with different diameters, and one of them is a one-turn. of these two types. tem-se como consequência a eleva¸cão daofFRP. Outra vantagem tipoderived. de técnica e que inductors, analytical equationsdeste have been For sim-´ plicity, the following assumptions are made.. a eleva¸cão da FRP não afeta quantitativamente Q do indutor. experimentais 1) In thisoexperiment, the width ofResultados the metal tracks ( 5 m) is much larger than the metal thickness ( 0.95 m). mostraram uma degrada¸cão de 8% no Q do indutor para um aumento em 34% na FRP.. Therefore, even for a small spacing between the adjacent Hence the volt metal tracks, the capacitances between them are usually 2.4.2 T´ ecnicas de Eleva¸ c˜ ao do Fator desmaller Qualidade than the interlayer capacitances. Hence, the first assumption ignores the capacitances between the Os primeiros estudos para se elevar o Q do adjacent circuitotracks se concentraram em modificar as caracte[17]. 2) The spacing when calculating the lengths of the metal r´ısticas do substrato (Park et al., 1998; Park ettracks al., 1997; Zhu et al., 2003; Burghartz et al., 1998; is ignored. 3) In the same turn, Deng the voltage potential is equal is deChiu et al., 2001; Lee, Lee, Roblin e Bibyk, 2005; Lee, Chen, e Kao, 2005; Kim and et al., 2002). termined by averaging the voltages of the previous turn and the next A primeira análise realizada foi a da influˆ encia da one. resistividade dos substratos no Q dos 4) Voltage distribution is proportional to the lengths of the metal tracks foi [17].poss´ıvel perceber que o desempenho indutores passivos. Através de seu modelo equivalente, Supposing a 2-layer stacked inductor with inner radius , metal do indutor é fun¸cão direta da resistividade de seu sugere Figura 2.6the(Park , andsubstrato. turns in eachComo layer, the voltageaprofile across width is shown in Fig. 5 and the self-resonance frequency can et al., 1997), quanto maior a resistividade inductor do substrato, maior será o Q do indutor passivo (Park be derived as follows. The ratio of the metal length for every turn can be expressed Using the sam et al., 1997), para dimensões iguais. bottom metal as (1) is the metal length of the th turn. The beginning where voltage of the th turn in the top metal layer is. 13 (2). So, the voltage of the th tur.

(31) 46. IEEE MICROWAVE AND GUIDED WAVE LETTERS, VOL. 7, NO. 2, FEBRU. Fig. 2. Measured and modeled Q as a function of frequency using equivalent circuit shown in this figure for the 2-m metal inducto. Table I shows the number of turns ( ), maximu of Q ( ), the frequency at this Q ( ), selffrequency ( ), and fitted model parameters for vario Fig. 1. The quality factor Q of rectangular (filled mark) and circular (open of fabricated This information is very u with various kinds of para the substrate resistivityresistividades as a Figura 2.6: Compara¸cãomark) do spiral Q deinductors indutores passivos diferentes de inductors. substrato. function of frequency. explain the frequency response of Q. In Fig. 1, t value of Q increases at higher substrate resistivi -parameters. The Q of the inductor was determined as the effect is reasonable because of the reduction of decreasing de the circuitos resistivity of wafer, indicating Este tipo de técnica tem sua ancia, contudo ao épart a mais Projetistas ratio of relevˆ the imaginary part to then˜ real of theatraente. one-port with of substrate conducting losses. Another important obs input impedance transformed from the measured two-port in Fig. p1 the circular spiral inductors have hig integrados não tem acessoparameters. à modifica¸cões de parâmetros de processo de fabrica¸ cãiso,that uma vez que and broader profile of Q than rectangular inductor Fig. 1 shows the Q values as a function of frequency os referidos parâmetros sãfor o pr´ e-determinados rectangular and circularpelos spiral fabricantes. inductors of eight turns phenomena can be explained by observing the fact and ca fabricated on various kinds of silicon substrate with different circular inductor has a higher ratio of Uma outra proposta éresistivity. feita em (Lee, Chen, Deng e Kao, 2005). Uma camada aterrada de from Table I than the rectangular one. To inspect the influence of the metal thickness, To observe the physical information of , the Q value of the rectangular spiral inductor with the metal polisil´ıcio é adicionada aothickness indutorof para as perdas substrato. Esta evarying cnica tem witht´ , theuma values of , , 2 m diminuir was also compared withno these results. are also listed in Table I with modeled parameters. The 2- m metal inductor shows the highest Q with the peak viabilidade maior do que value a técnica anteriormente, contudo exige que o processo increase of , the seja valuesbem of and increase be of the citada 11.5 at 3.3 GHz, which is nearly comparable , , and with the reported result using gold process [4]. In this figure, longer metal length. However, controlado. Q increases with the frequency up to the peak value and with increasing , because of larger total area, w and and the dec drops at higher frequencies. This is easily understood by the confirmed by the increase of Esta técnica de usar uma camada de aterramento tamb´ e m foi bastante explorada em (Lee, , shown in Table I. This information becomes ver fact that the reactance of input impedance dominated by the inductance at lower frequencies rolls off at higher frequency to choose the proper in the frequency range of ope Lee, Roblin e Bibyk, 2005; Kim et al., 2002; Murphy et al., 2003). Em todos estudos foi communications. silicon RF ICosdesign for wireless due to fringing and substrate capacitances. To describe the variation of Q at different layout and verificado que o acréscimosubstrate, de uma camada de aterramento eleva o Q do circuito. Comparada the lumped equivalent circuit in Fig. 2 has been. IV. CONCLUSION. used. In this circuit, represent the series induccom as técnicas anteriores, o aterramento doand indutor por n´ıveis de metais We inferiores é bem mais tance and resistance, respectively. models the fringing fabricated the high Q inductors of the rectang. between the metal lines. and represent circular spiral type on the various kinds of Si substr fact´ıvel, uma vez que não capacitance exige altera¸ cões no processo. Vale ressaltar que ainda que esta técnica the capacitance between the metal layer and the grounded different resistivity and demonstrated the possibilit. and model the resistance associated high Q inductor designs even in conventional CMOS seja bastante indicada, o substrate, acréscimo do Qanddos indutores não é tão quantitativo.. with the substrate losses. Model parameters were extracted metal interconnection technology. The high Q of n by fitting the lumped model to the measured -parameters is attained for the inductor with 2 m-metal thick Ainda nas técnicas relacionadas ao estudo do efeito do substrato, propôs-se uma técnica invausing HP-EEsof LIBRA. Fig. 2 shows the comparison between the high-resistivity Si wafer of 2 k cm, using is comparable with previou metal inductor the measured and modeleddos Q for the 2- m passivos siva de se remover integralmente o substrato indutores (ZhuCMOS et al.,process, 2003; which Burghartz on high-resistivity wafer, showing a good agreement. This using complex Si technology. By modeling these induc lumped circuit, we good agreement verifies the accuracy the lumped-equivalent et al., 1998; Ling et al., 2005). O uso do ar como dieléoftrico reduz em muito as perdas doextensively indutor.analyze the effects of circuit for inductors. Note that the degradation of fitting resistivity on the frequency dependences of Q and the substrate dominant factor to deter accuracy inductors on low-resistivity wafers, that Foram obtidos Q’s na ordem de was 60 found para for indutores planares (Burghartz et al., 1998). losses Em are (Zhu Q performance of Si inductors. which may results in uncertainties in extracted parameters.. et al., 2003) é feito o estudo do comportamento do indutor tendo não só o ar como dielétrico, mas. 14.

(32) EE TRANSACTIONS ON ELECTRON DEVICES, VOL. 52, NO. 7, JULY 2005. 1489. A Robust High-Q Micromachined RF Inductor também polimida. Os resultados também se mostraram satisfatórios. Das técnicas em estudo, for RFIC Applications esta certamente é que apresenta o maior Q para indutores passivos, contudo apresenta a maior Jr-Wei Lin, C. C. Chen, and Yu-Ting Cheng, Member, IEEE. complexidade de projeto. A Figura 2.7 (Ling et al., 2005) apresenta a vista superior e a vista seccional de um indutor passivo com substrato removido.. Abstract—In this paper, a robust micromachined spiral inductor th a cross-shaped sandwich membrane support is proposed and bricated with fully CMOS compatible post-processes for radio equency integrated circuit (RFIC) applications. Via the incororation of a sandwich dielectric membrane (0.7 m SiO2 /0.7 m Si3 N4 /0.7 m TEOS) to enhance the structure rigidity, the ductor can have better signal stability. In comparison, the new sign of a 5-nH micromachined inductor can have 45% less ductance variation than the one without the dielectric suport while both devices are operated with 10 m/s2 acceleration. eanwhile, using a cross shape instead of blanket membrane can so effectively eliminate the inductance variation induced by the orking temperature change (20 C to 75 C). The measurement sults show the robust inductor can have similar electrical perrmance to the as-fabricated freely suspended inductor, which as five times (quality factor) improvement than the inductor Fig. 1. Layout of the micromachined inductor for the mechanical disturbances analysise (a) top view and (b) cross-sectional view. The inductor is freecom vista seccional de um indutor passivo thout the substrate removal. It isFigura our belief2.7: that Vista the new superior mi- suspended. omachined inductors can have not only high- performance ut also better signal stability suitable for wide-range RFIC pplications.. where. , and. substrato removido.. are the inductance, series re-. Index Terms—Accelerative and disturbance A thermal geometria dassystem, estruturas emfeed foiforward relacionada Q, como forma de otimizar sistance, tamb´ and series capacitancecom of the o inductor, gh-Q micromachined inductor, radio frequency integrated Quality factor Q parasitic shunt capacitance, resistance, and signal frequency, re3.5 rcuit (RFIC), robust design, signal stability. A planar spiral inductor. sua Inductor L. −8. 1. ef. x 10. spectively. the removal offoram the silicon substrate underneath respectiva performance. Na se¸cãVia o anterior, apresentados os resultados da varia¸cão da A hollow spiral inductor. 0.9 the inductor, induced eddy current in the substrate 3 can be prohibited. The inhibition will result in 0.8 e largura do metal e effectively o seu efeito sobre o Q. Nesta se¸ cãtheo serão analisados outros tipos ECENT advancement in the design of personal wireless enhancement of the inductors at high frequency regime. Mean0.7 the parasitic shunt capacitance between the inductor and 2.5 communication systems aimed for bandwidth ap- while, de ismofica¸ cõwide es na geometria do indutor, e as varia¸ c o ˜ es obtidas nos Q’s dos indutores. in terms of the in0.6 ications [1], [2]. In order to accomplish the goal, the car- the substrate can be also reduced crease of mutual distance. Such a reduction makes the self resoer frequency of the system must shift to 5–10-GHz range or 2 0.5 O empilhamento de metais melhora a performance do indutor com rela¸ cão ao Q. Em (Lee, ven higher and low-energy-loss passive components, such as nant frequency of the inductor move toward a higher value and 0.4 makes the inductor suitable for high frequency operation. ductor, capacitor, and transmission line, have to be impleLee, Roblin e Bibyk, 2005) s˜ a o apresentados diversos resultados para diferentes geometrias. A 1.5 However, the micromachined inductors also raise several me0.3 ented in the front-end RF circuitry for excellent signal inchanical reliability issues. A suspended structure of the inducgrity and low power consumption requirements. The on-chip 0.2 combina¸ aareo one deofcamadas ligadas por m´ ultiplas vias1 se mostrou bastante tors metais could suffersuperiores from the air pressure disturbance, mechanical icromachined spiral inductors [3]–[5]c˜ the compo- de thermal force disturbance or force from gravity and mechan0.1 ents developed for the purpose. For a conventional on-chip shock Lee, [7]–[9].Roblin Dahlmanne and Yeatman2005) [7] havemostra investi- um indutor com m´ A Figura (Lee, Bibyk, u ltiplas as the fol-2.8ical iral inductor, the qualityinteressante. factor can be depicted 0.5 0 gated the mechanically induced noise power effects onto the 0 2 4 6 0 2 wing equation using a lumped physical model [6]: frequency frequency x 10 micromachined inductor due to these disturbances and found vias. Figure 4. Simulation results of a planar sp that the noise should not be neglected and could be greater (a) Pan View inductor and a hollow spiral inductor than the background thermal noise once the RF signal power Now, a simple ground shield and a patterned levels is above approximately 1 mW. Since this type of the in(1) shield are added to the hollow spiral inducto ductor is still with a primitive design, more studies must be inductors have been simulated and compared done for its potential applications. Thus, in this paper, we will hollow spiral inductor without a shield in Fig.5 further investigate the electric performance of the suspended Manuscript received January 31, 2005; revised April 8, 2005. This work inductor under accelerative and thermal disturbances and disfactors of inductors with a patterned ground sh as supported by the National Science Council of Taiwan, R.O.C. under simple ground shield are 3.25 and 3.18, respective cuss the related influence to RF circuits using the contempoontract 92-2220-E-009-006 Project and in part by the MediaTek Research that of an inductor without a shield is 3.16 nter 92Q029 Project. The review of this paper was arranged by Editor rary simulators, ANSYS and Ansoft-HFSS [10], [11]. Finally, Inductor L N. Burghartz. Quality factor Q based on the simulation results, an optimized micromachined x 10 3.5 1 The authors are with the Microsystems Integration Laboratory, Department With a simple ground With a simple ground shield inductor is proposed and fabricated with a fully CMOS compatWithout a shield Without a shield Electronics Engineering, National Chiao-Tung University, Hsinchu 300, (b) frequency Side View With a patterned grou With a patterned ground shield 0.9 ible post-process for radio integrated circuit (RFIC) iwan, R.O.C. (e-mail: ytcheng@mail.nctu.edu.tw). Figura 2.8:3. New Indutor empilhado com m´ u ltiplas vias. 3 Figure type of the stacked spiral inductor Digital Object Identifier 10.1109/TED.2005.850612 applications. 0.8. I. INTRODUCTION espessura. im(1./Y11)/2πf. im(Y11)/re(Y11). R. 9. −8. eff. with patterned ground. 0018-9383/$20.00 © 2005 IEEE. 0.7. 11. im(1./Y )/2πf. im(Y11)/re(Y11). 2.5 Nowadays, many advanced CMOS processes support 0.6 state-of-art techniques to realize high quality inductors. A varia¸cão da largura do condutor para cada espira e a varia¸cão de 2cada espa¸camento enHowever, those processes are expensive making them less 0.5 attractive. For our experiment, 0.5µm standard CMOS 0.4 tre espiras também tem efeito direto noto fabricate Q do the indutor (Lopez-Villegas et al., 2000). O estudo process was used inductor structures. 1.5 0.3 Each inductor has a standard dimension of levou em considera¸cão as perdas ôhmicas a`sand correntes condu¸cão e as perdas magnetica240µm×240µm. Thedevido line width spacing arede 8.55µm 0.2 1 and 1.5µm. The hollow spiral inductors and planar spiral 0.1 mente induzidas, devido à corrente de 4.5 Eddy. Resultados experimentais obtidos para os indutores inductors have turns and 8 turns, respectively. 0.5. 3. Simulation Results. 0. 2. 4 frequency. 15 We will compare inductors with Momentum simulation in ADS. Note that the parameters which have been used in simulation were based on materials which. 6 9. x 10. 0. 0. 2 frequency. Figure 5. Simulation results of hollow spir inductors with and without shields.