Arquiteturas de Computadores. Programa de Pós-Graduação em Ciência da Computação. Plano da aula. Histórico. Quatro gerações

(1)

Arquiteturas de Computadores

Programa de Pós-Graduação

em Ciência da Computação

Norian Marranghello – Março/Junho de 2006

Norian Marranghello – 2006 – Arquiteturas de Computadores

Plano da aula

§

Final da revisão

§

Histórico

§

Classificação de Arquiteturas

§

Arquitetura do Conjunto de Instruções

Histórico

§

Quatro gerações

§

Primórdios: até os anos trinta

§

Babilônia

§

Charles Babbage

§

Ada Augusta Byron

§

Konrad Zuze

§

ABC

(2)

Histórico

n

Primeira geração:

n

1940 - 1953

n

Eletrônicos – válvulas

n

1944: memória = discos

n

1945: armazenamento de programas

n

1946: EDVAC

n

1947: transistor

n

1950: programação simbólica

Histórico

n

Segunda geração:

n

1954 – 1963

n

Computadores transistorizados

n

1954: FORmula TRANslation 0

n

1958:

nALGOrithmic Language nCircuito Integrado

n

1960: Common Business Oriented Language

n

1963: CMOS

Histórico

n

Terceira geração:

n

1964 - 1975

n

1965: CIs - SSI e MSI

n

1968: Memórias de estado sólido

n

Aprimoramento das linguagens de alto nível

n

1970: Processadores vetoriais e matriciais

n

1971: i4004

(3)

Histórico

n

Quarta geração:

n

1976 até hoje?

n

CIs LSI e VLSI: lógica e memória

n

Compiladores vetorizantes

n

S.O.

nCompartilhamento de tempo nMemórias virtuais

n

Supercomputadores e PCs

Histórico

n

Atualidade:

n

Quinta geração?

n

CIs ULSI – micro ou nanotecnologia?

n

TERAFLOPS ou processamento inteligente?

n

Processamento paralelo

n

Novas tecnologias

nProcessamento óptico/quântico nMáquinas de inspiração biológica

Classificação

n

Flynn – proposta em 1966

n Michael J. Flynn, “Very high speed computing systems” Proc.

of the IEEE, 54(12)1901-1909, December 1966.

n

Feng - proposta em 1972

nTse-yun Feng, “An overview of parallel processing systems”,

Westcom Technical Papers, Session I –pp.1-2, 1972.

n

Händler – proposta em 1977

nWolfgang Händler, The impact of classification schemes on

computer architecture”, Proc. of the International Conference on Parallel Processing, pp.7-15, 1977.

(4)

Classificação de Händler

n

Estrutural ...

n

T(C) = < K x K’, D x D’, W x W’>

n K à número de processadores

n K’ à número de processadores cascateáveis n D à número de ULAs controladas por processador n D’ à número de ULAs cascateáveis

n W à tamanho da palavra da ULA n W’ à número de estágios nas ULAs

Classificação de Händler

n

Sistema A

n Processador Central (PC) n Processador de E/S (ES)

n T(A) = T(PC) x T(ES) = <espec. do PC> x <espec. do ES>

n

Sistema B

n Configuração alfa (α) n Configuração beta (β) n T(B) = T(α) + T(β) = <espec. de α> + <espec. de β> n

T(A) = <T(

α

) + T(

β

)> x <T(ES)>

Classificação de Händler

n

Exemplo 1:

n T(PC) = <1x1, 1x1, 64x10> = <1, 1, 64x10> n T(ES) = <10x1, 1x1, 16x1> = <10, 1, 16> n T(C) = T(PC) x T(ES) = <1, 1, 64x10> x <10, 1, 16>

(5)

Classificação de Händler

n

Exemplo 2:

n T(C1) = <16, 1, 32> n T(C2) = <1x16, 1, 32> n T(C3) = <1, 16, 32> n T(C) = <16, 1, 32> + <1x16, 1, 32> + <1, 16, 32>

Classificação de Feng

n

Grau de paralelismo

n n à tamanho de palavra n m à fatia de bits n P(n,m) à grau de paralelismo

nWSBS (processamento serial por bit): n=m=1 nWSBP (processamento por fatia de bits): n=1, m>1 nWPBS (processamento por fatia de palavras): n>1, m=1 nWPBP (processamento paralelo): n>1, m>1

16

Classificação de Feng

m

n

1 1 32 64 32 WSBS WPBS WSBP WPBP

(6)

Classificação de Flynn

n

Fluxos de dados x Fluxos de Instruções

UP

UC

MP

FI

FD

Unidade de Processamento Unidade de Controle Memória Principal Fluxo de Instruções Fluxo de Dados

Classificação de Flynn

UP

UC

FI

FD

MP

FI

SISD

Classificação de Flynn

SIMD

FI

UP

n

UC

MP

n

FI

FD

n

UP

2

MP

2

FD

2

UP

1

MP

1

FD

1

(7)

Classificação de Flynn

MISD

UP

n

UC

1

MP

n

FI

1

UP

2

MP

2

UP

1

MP

1

FD

UC

2

UC

n

FI

n

FI

2

FD

Classificação de Flynn

MIMD

UP

n

UC

1

MP

n

FI

1

UP

2

MP

2

UP

1

MP

1

FD

1

UC

2

UC

n

FI

n

FI

2

FD

2

FD

n

Intervalo

(8)

Arquitetura do conjunto de instruções

n

Ciclo de máquina

n

Paralelismo: estrutural versus temporal

n

Introdução ao pipelining

Ciclo de máquina

Sinais de controle ativos Dados na unidade de execução Resultados enviados ao destino Carga dos registradores de destino Pulso de Relógio

Ciclo de máquina

R

1

Circuito Combinatório

R

2

E(R1) S(R1) E(R2) S(R2) Relógio Nível Borda φ1 φ2 Ciclo P tw Pmax tg td

(9)

Ciclo de máquina

∆

t = P

_max

+ SC

_sinc

SC

_sinc

= t

_g

+ t

_d

+ t

_w

SC

sinc

= t

g

+ t

d

Paralelismo

n

Estrutural

n Combina diversas máquinas em arranjos, para resolver certos problemas com mais eficiência.

n

Temporal

n Aproveita a ociosidade dos circuitos para aumentar a vazão da máquina.

Pipeline

BI DI BO Ex AR BI DI BO Ex AR Ciclo da instrução BI DI BO Ex AR BI DI BO Ex AR BI DI BO Ex AR BI DI BO Ex AR BI DI BO Ex AR

(10)

Pipeline

BI DI BO Ex AR

BI DI BO _Ex AR

Pipeline

n

T

_p

= (1+

κ

) T

_s

/NE + SC

n

D = 1 / [1 + (NE – 1) i]

n

G = D / T

_p

Pipeline

NEot = (1 - i) (1 + κ) Tp i SC

(11)

Fim!

n