Descri¸ c˜ ao do programa desenvolvido para interface com o utilizador

3.4 API e programa de interface com o utilizador

3.4.2 Descri¸ c˜ ao do programa desenvolvido para interface com o utilizador

O c´odigo do programa desenvolvido para implementar a interface com o utilizador encontra-

se em anexo, no Apˆendice C.1. Grande parte deste c´odigo foi desenvolvido tendo como su-

porte de base uma pequena ferramenta de diagn´ostico da placa de desenvolvimento CESYS

USB3FPGA, fornecida pela CESYS.

No c´odigo do programa que desenvolvemos, come¸ca-se por definir uma classe com duas

fun¸c˜oes, Start() e Duration(), utilizadas para medir o tempo, e consequentemente medir a

taxa de transferência de dados. Esta classe serve-se de duas fun¸cões da API do Windows13, QueryPerformanceCounter() e QueryPerformanceFrequency(), que devolvem respectivamente o valor actual e a frequência do contador de desempenho de alta resolu¸cão. A fun¸cão Start(), quando requisitada, guarda o valor do contador, e o tempo decorrido desde este in´ıcio da contagem, é devolvido sempre que se chama a fun¸cão Duration().

A fun¸cão C++ de n´ıvel superior, main() (esta denomina¸cão é standard nesta linguagem de programa¸cão), estabelece a ordem pela qual as várias fun¸cões subsidiárias são requisita- das. Na fun¸cão main(), como já foi referido na seçcão anterior, inicializa-se a API, atribui-se um apontador (*pDev) ao dispositivo com que se estabelece comunica¸cão e procede-se à sua abertura, utilizando para isso as fun¸cões adequadas. Posteriormente é chamada a fun¸cão Info- Test(), é carregado o ficheiro de implementa¸cão do projecto da electrónica digital de controlo, ´

e programada a FPGA e, por fim, são chamadas as fun¸cões RegisterTest() e AsyncReadTest(). As fun¸cões InfoTest(), RegisterTest() e AsyncReadTest() são descritas, com maior detalhe, mais adiante.

A fun¸cão InfoTest() foi copiada na ´ıntegra do código do programa de diagnóstico da placa de desenvolvimento. Recorrendo a fun¸cões da classe ceUSB3::ceInfo por intermédio do apontador devolvido pela fun¸cão GetInfo(), aquela fun¸cão permite imprimir toda a informa¸cão sobre o dispositivo atribu´ıdo. A fraçcão de código referente a esta fun¸cão é exposta em 3.1.

Código 3.1: Trecho de código que imprime a informa¸cão sobre o dispositivo. b o o l I n f o T e s t ( c e D e v i c e *pDev )

c o n s t c e I n f o * p I n f o = pDev−>G e t I n f o ( ) ; Log (” D e v i c e i n f o : ”) ;

Log (”−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−”) ; Log (” D e v i c e path : %s ”, p I n f o −>G e t D e v i c e P a t h ( ) ) ; Log (” D e v i c e name : %s ”, p I n f o −>GetDeviceName ( ) ) ; 13

Sistema operativo da Microsoft.

3.4 API e programa de interface com o utilizador

Log (” D r i v e r : %s ”, p I n f o −>G e t D r i v e r I n f o ( ) ) ; Log (” Firmware : %s ”, p I n f o −>G e t F i r m w a r e I n f o ( ) ) ;

Log (”USB path : %s ”, p I n f o −>GetUSBPath ( ) ) ;

Log (” Host c o n t r o l l e r : %s ”, p I n f o −>G e t H o s t C o n t r o l l e r ( ) ) ;

Log (” High s p e e d t r a n s f e r (USB 2 . 0 ) : %s ”, ( p I n f o −>I s H i g h S p e e d ( ) ?” y e s ”:” no ”) ) ; Log (” P i p e c o u n t : %i ”, p I n f o −>G e t P i p e C o u n t ( ) ) ; Log (” P i p e b u f f e r s i z e : %i Byte ”, p I n f o −>G e t P i p e B u f f e r S i z e ( ) ) ; Log (” L a s t f i r m w a r e e r r o r : 0 x%08x ”, pDev−>G e t L a s t F i r m w a r e E r r o r ( ) ) ; Log (”−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−”) ; Log (” ”) ; r e t u r n t r u e; } \ l a b e l { i n f o t e s t c o d e }

As fun¸cões RegisterTest() e AsyncReadTest() foram criadas para permitir testar a comunica¸cão e a transferência de dados entre o PC e a FPGA. A fun¸cão RegisterTest() permite

a leitura/escrita singular do registo da FPGA, carregando nele os parˆametros de funciona-

mento dos comparadores e dos pr´e-amplificadores da placa de front-end. Para isso, invoca

as fun¸cões da API ReadRegister() e WriteRegister(), cujos cabe¸calhos são expostos no Código 3.2.

Código 3.2: Fun¸cões WriteRegister() e ReadRegister(). v o i d c e D e v i c e : : W r i t e R e g i s t e r ( u s h o r t usReg , u s h o r t u s V a l u e ) u s h o r t c e D e v i c e : : R e a d R e g i s t e r ( u s h o r t u s R e g ) Parâmetros:

• usReg Endere¸co do registo.

• usValue Valor da palavra a escrever.

O valor da palavra devolvida pela fun¸cão ReadRegister() é comparado com o parâmetro usValue, de modo a confirmar o sucesso da escrita no registo. Se estes valores não correspon- derem, é imprimida a informa¸cão dando conta da ocorrência de um erro no registo.

A fun¸cão AsyncReadTest() permite aceder recursivamente à memória FIFO para efectuar a sua leitura, gravar num ficheiro os bytes transferidos e imprimir o valor médio da taxa de transferência de dados. Para realizar a transferência dos dados da memória FIFO é chamada a fun¸cão da API ReadBulk(). O cabe¸calho desta fun¸cão encontra-se no Código 3.3.

Cap´ıtulo 3. Controlo digital

Código 3.3: Fun¸cão ReadBulk(). b o o l c e D e v i c e : : R e a d B u l k ( u c h a r* pucData , u i n t u i S i z e , u i n t u i T r a n s f e r e d , c e A s i n c H a n d l e &AH, u i n t u i P i p e =−1, u i n t u i T i m e O u t=−1 ) Parâmetros:

• *pucData Contentor14 para onde s˜ao lidos os dados.

• uiSize Tamanho, em bytes, do contentor para onde s˜ao lidos os dados.

• uiTransfered N´umero de bytes j´a transferidos.

• AH “Handle”15 para controlo da transferˆencia ass´ıncrona.

• uiPipe “Pipe”16 usado para a transferˆencia.

• uiTimeOut Tempo de espera pelo fim da transferência (este parâmetro é

utilizado apenas para transferˆencia s´ıncrona e vale infinito por defeito).

O parâmetro uiSize é o tamanho máximo de um pacote que pode ser recebido pela fun¸cão

ReadBulk(). Este valor ´e devolvido pela fun¸c˜ao GetPipeBufferSize() da classe ceInfo. O

apontador pucData ´e suficientemente grande para cobrir este valor.

O parˆametro uiTransfered assume o valor devolvido pela fun¸c˜ao da API GetAsyncRe-

sult(&AH). Esta fun¸cão utiliza o apontador &AH como “handle” de controlo da transferência ass´ıncrona, para dar informa¸cão sobre o número de bytes transferidos após completado o

pedido de acesso ass´ıncrono. Quando os parˆametros uiPipe e uiTimeOut valem -1, assumem

respectivamente um “pipe” por defeito e tempo de espera infinito.

De cada vez que a fun¸c˜ao ReadBulk() ´e chamada, devolve o sinal Booleano verdadeiro en-

quanto a sua requisi¸c˜ao estiver pendente. O “handle”eregistada, recorrendo periodicamente

a divisão do número total de bytes transferidos pelo tempo decorrido desde que a fun¸cão AsyncReadTest() foi chamada.

Região de memória temporária utilizada para escrita e leitura de dados.

Tipo particular de apontador ”inteligente”, utilizado para fazer referˆencia a blocos de mem´oria controlados por outro sistema.

Redireccionamento da sa´ıda de um programa para a entrada padr˜ao de outro.

3.5 Conclus˜ao

Neste cap´ıtulo foi feita a apresenta¸c˜ao da electr´onica digital de controlo, implementada numa placa de desenvolvimento que inclui uma FPGA como componente principal e, ainda,

algumas memórias e um controlador USB como dispositivos subsidiários. Foi também des-

crito o programa que realiza a interface com o utilizador, assente numa API em C++ da

CESYS, e que permite a comunica¸c˜ao entre a FPGA e o computador hospedeiro.

Este sistema electrónico digital verifica a validade dos eventos gerados nos PMTs, faz a gestão dos sinais de controlo da electrónica analógica e retém os valores de integra¸cão proveni-

entes dos ADCs. A validade dos eventos ´e determinada pela coincidencia temporal dos sinais

provenientes das vias rápidas da electrónica analógica, sendo os eventos validados apenas se estes sinais apresentarem uma diferen¸ca temporal na chegada à FPGA inferior a um per´ıodo do relógio de controlo da electrónica digital. Se o evento for válido, é iniciado o processo de conversão em sequência dos valores de integra¸cão; aqui, por intermédio de sistema de multiplexagem, os sinais das vias lentas são direccionados para os ADCs, onde são convertidos,

e posteriormente para a FPGA, onde s˜ao armazenados. Se o evento for inv´alido, procede-

se à re-inicializa¸cão dos integradores. Os sinais armazenados são retidos numa memória

FIFO para, posteriormente, serem lidos pelo computador hospedeiro. A comunica¸c˜ao para o

computador é feita via USB, assente portanto numa interface de comunica¸cão genérica. O programa de interface com o utilizador permite interagir com a FPGA a partir do

computador hospedeiro, utilizando para isso uma API que gere o protocolo de comunica¸c˜ao

via USB. Por esta liga¸cão é poss´ıvel escrever num registo da FPGA os parâmetros de configura¸cão dos discriminadores e dos pré-amplificadores da electrónica analógica, bem como

Cap´ıtulo 4

Testes e Resultados

4.1 Placa prot´otipo para teste da electr´onica de front-end

Para testar fisicamente o comportamento da electr´onica anal´ogica de ”front-end”, antes

de se proceder ao fabrico da placa integral que a implementa para os 32 canais anal´ogicos

correspondentes aos dois detectores com as matrizes de 4×4 canais, foi fabricada uma pe-

quena placa de circuito impresso para servir como prot´otipo. Esta placa permite poupar nos

recursos, pode ser sujeita a pequenas modifica¸cões e permite estudar altera¸cões aos circuitos caso o sistema não se adeque aos requisitos de projecto impostos inicialmente.

Figura 4.1: Diagrama de blocos da placa protótipo para teste da electrónica analógica de ”front-end”.

A placa prot´otipo para teste, representada na Figura 4.1, tenta reproduzir, embora em

escala reduzida, a funcionalidade da placa final. Possui 4 canais lentos, ao inv´es dos 32

Cap´ıtulo 4. Testes e Resultados

Cada um dos 4 canais rápidos partilha do mesmo andar de pré-amplifica¸cão com um dos 4 canais lentos, sendo que cada par de canais (1 lento e 1 rápido) é ligado ao mesmo terminal

de cada ˆanodo dos PMTs.

Embora possuindo apenas 4 canais, a placa prot´otipo permite que os dois PMTs se conec-

tem simultaneamente, contendo duas fichas Vertilon1próprias para o efeito. Assim, é poss´ıvel fazer testes de coincidência entre canais singulares de cada PMT. A seleçcão dos terminais

dos ânodos de cada PMT que se ligam aos canais da placa protótipo é feita manualmente

por ”jumpers”.

O facto de se ter concebido uma placa para testes com 4 vias r´apidas, quando apenas

são necessárias duas (uma de cada detector) para detectar coincidências, deixa em aberto a possibilidade de no futuro reutilizar a placa para outros fins. Por exemplo, é viável a sua reutiliza¸cão como sistema de integra¸cão para um analisador multicanal. Ou, mesmo, para testar outras configura¸cões de montagem do circuito como, por exemplo, utilizar multiplexagem discreta dos canais lentos por oposi¸cão à multiplexagem sequencial. Na multiplexagem discreta, a existência de um canal rápido por cada canal do PMT permite antever os canais activados, lendo-se apenas os valores da integra¸cão associados a estes e descartando-se os restantes.

O andar de pré-amplifica¸cão comum, conforme foi referido na seçcão 2.2.2.1, é feito utili-

zando o AmpOp LM7171 em montagem n˜ao inversora. Este andar assume diferentes valores

de ganho consoante as condi¸cões referidas na Seçcão 2.2.2.3, apresentando os valores referidos na Tabela 2.2. Os andares de compara¸cão e de integra¸cão são feitos também utilizando as configura¸cões referidas nas seçcões 2.2.1.2 e 2.2.2.2, respectivamente. Os diferentes valores da tensão de limiar do discriminador são obtidos nas condi¸cões referidas na seçcão 2.2.1.3, apresentando os valores mostrados na tabela 2.1.

A multiplexagem dos 4 canais da via lenta é feita utilizando o multiplexer OPA4872[24], um multiplexer 4:1 de elevada rapidez da Texas Instruments que possui um atraso entre a activa¸cão e a desactiva¸cão do sinal de sa´ıda e o sinal de seleçcão de, respectivamente, 6

ns e 25 ns. A convers˜ao anal´ogico-digital fica a cargo do ADC ADC1173 [33] da National

Semiconductor. Trata-se de um ADC com 8 bits que saem em paralelo, com uma taxa de amostragem de 15 MSPS.

Fichas especiais para a liga¸c˜ao dos cabos que provˆem de cada PMT.

No documento Contribuição para a realização do sistema MiniPET: projecto do sistema digital de controlo e da electrónica de vanguarda (páginas 92-99)