Medi¸c˜ oes realizadas na electr´ onica anal´ ogica e digital

Os diferentes sinais gerados pela electrónica analógica e digital, assim como os sinais do gerador, foram monitorizados utilizando o osciloscópio representado na Figura 4.5. Trata-se de Tektronix [36] modelo TDS 2024B, que possui uma taxa de amostragem de 2 GS/s, visor colorido (cada um dos 4 canais tem uma cor diferente) e permite conectar 4 pontas de prova. Todas as medi¸cões foram feitas utilizando pontas de prova com um factor de atenua¸cão de

10×, o que minimiza a carga capacitiva apresentada pela ponta ao n´o de onde parte o sinal

a ser medido.

Figura 4.5: Oscilosc´opio.

4.3 Medi¸cões realizadas na electrónica analógica e digital

Nesta seçcão são expostos resultados de medi¸cões realizadas até à presente data na

electr´onica anal´ogica e digital. O rigor de algumas delas surge condicionado pela quali-

dade de algum material utilizado, como é principalmente o caso da fonte de alimenta¸cão e da cablagem utilizada para a conexão das duas placas. Há também a limita¸cão do instrumento de medida (osciloscópio) na medi¸cão de sinais de transi¸cão muito rápida, e na coloca¸cão de

capacidades parasitas nos n´os em que se faz o acoplamento das pontas de prova com o sis-

tema. Este último facto levou a frequentes oscila¸cões descontroladas do sistema, observadas no osciloscópio.

Um outro condicionamento imprevisto deu-se na altura em que se concebeu a placa de circuito impresso: no momento de enviar os ficheiros referentes ao desenho da placa ao fabricante, por lapso faltou enviar aquele que correspondia ao plano de alimenta¸cão e massas. Assim, a alimenta¸cão e as massas tiveram de ser implementados ”a posteriori” soldando fios pelo exterior da placa. A ausência deste plano de massa, que tem uma preponderante fun¸cão de blindagem ao ru´ıdo nos circuitos rápidos, e a exposi¸cão das linhas das alimenta¸cões, surgem

Cap´ıtulo 4. Testes e Resultados

assim tamb´em como factores limitativos na performance do sistema. Alguns componentes,

como é o caso dos interruptores de seleçcão de ganho e dos n´ıveis de discrimina¸cão, também tiveram de ser corrigidas na sua implementa¸cão, mas no entanto estas altera¸cões não parecem introduzir qualquer limita¸cão ao sistema.

Na Figura 4.6 é exposta a implementa¸cão exterior dos planos de alimenta¸cão e de massa constru´ıdos na parte de baixo da placa protótipo de ”front-end”.

Figura 4.6: Implementa¸cão ”a posteriori” do plano de alimenta¸cão e de massa da placa protótipo de ”front-end”.

Na Figura 4.7 são vis´ıveis as correçcões que foram feitas na implementa¸cão de alguns componentes analógicos. Neste caso em particular, trata-se dos interruptores de seleçcão de ganho e dos n´ıveis de discrimina¸cão (na figura à esquerda) e do interruptor encarregue da re-inicializa¸cão dos integradores (na figura à direita).

Por forma a moldar a electrónica digital de controlo à placa protótipo, fizeram-se algumas adapta¸cões ao n´ıvel do processo sequencial de varrimento dos dados provenientes das vias lentas, mas mantiveram-se integralmente as restantes fun¸cões. Estas adapta¸cões consistiram:

na altera¸cão do controlo dos multiplexers, que deixou de ser de 16:1 para a seleçcão dos canais dos PMTs e de 2:1 para a seleçcão dos ADCs, passando-se a um único andar de

multiplexagem 4:1 pois existem na placa prot´otipo apenas 4 canais e um ADC;

4.3 Medi¸cões realizadas na electrónica analógica e digital

Figura 4.7: Correçcões às liga¸cões de componentes analógicos. À esquerda, nos interruptores de seleçcão de ganho e de n´ıveis de discrimina¸cão, e à direita do interruptor encarregue

da re-inicializa¸c˜ao dos integradores.

no ajuste do valor do rel´ogio de controlo do ADC, dado que este suporta uma frequˆencia

m´axima de amostragem de 15 MSPS, para um quarto do valor do rel´ogio de controlo

da FPGA, 48 MHz /4 = 12 MHz;

e na altera¸c˜ao do barramento de dados para 8 bits.

Na Figura 4.8 é poss´ıvel observar a resposta do pré-amplificador a um sinal do gerador de sinais que simula o sinal à sa´ıda do PMT, para diferentes valores de ganho4_{. As diferentes} amplitudes do sinal à sa´ıda do pré-amplificador são obtidas pela configura¸cão dos interruptores seleccionadores de ganho (ver Tabela 2.2), que interrompem ou não as duas resistências em paralelo com a retroaçcão do pré-amplificador, conforme foi referido na seçcão 2.2.2.3.

Os sinais provenientes do gerador foram estendidos temporalmente para larguras muito acima das dos sinais previstos para os PMTs. Deste modo, foi-nos poss´ıvel medir a amplitude estabilizada dos sinais do pré-amplificador fora da zona de ”ripple”5_{, tornando mais f´}_acil extrair destes sinais a informa¸cão necessária à compara¸cão dos ganhos medidos com os valores de ganho previstos teoricamente.

O sinal gerado (CH1) apresenta, nas quatro situa¸c˜oes, uma amplitude de 130 mV. Os

ganhos obtidos experimentalmente, por divis˜ao das amplitudes dos sinais medidos `a sa´ıda

Para referir a posi¸cão dos gráficos múltiplos nas figuras, o autor optou por usar a seguinte nomencla- tura: (SE), canto superior esquerdo; (SC), superior central; (SD), canto superior direito; (IE), canto inferior esquerdo; (IC), inferior central; (ID), canto inferior direito.

5_Oscila¸_c˜_{ao indesejada, consequˆ}_{encia das r´}_{apidas transi¸}_c˜_{oes do sinal de entrada dos pr´}_{e-amplificadores,}

devida a reflexões nas linhas de transmissão, a problemas na filtragem das alimenta¸cões ou à débil estabilidade de ampops e comparadores.

Cap´ıtulo 4. Testes e Resultados

Figura 4.8: Monitoriza¸cão do sinal à sa´ıda do pré-amplificador (CH2) em resposta ao sinal que simula a sa´ıda do PMT (CH1), para diferentes valores de ganho. Os valores de ganho teóricos correspondentes aos diferentes gráficos são: (SE) 9.57× (SD) 11.57× (IE) 16.24× e

(ID) 18.24×

dos pr´e-amplificados (CH2) pelas dos sinais gerados, s˜ao: (SE) para uma amplitude de ∼1300

mV, o ganho ´e de ∼10×; (SD) para uma amplitude de ∼1600 mV, o ganho ´e de ∼12.3×;

(IE) para uma amplitude de ∼2400 mV, o ganho ´e de ∼18.5×; e para uma amplitude de

∼2700 mV, o ganho ´e de ∼20.8×.

A Figura 4.9 ilustra a resposta do comparador ao sinal proveniente do pr´e-amplificador.

O comparador apresenta `a sa´ıda um sinal quadrado com uma amplitude de 5 V. Este sinal

e atenuado, com um divisor de tens˜ao, para um valor com amplitude de 3 V. Deste modo,

pode ser utilizado na comunica¸c˜ao com a FPGA, pois esta n˜ao suporta sinais de entrada com amplitudes acima de 3.3 V.

Figura 4.9: Monitoriza¸cão do sinal medido à sa´ıda do comparador (CH2) em resposta ao sinal proveniente do pré-amplificador (CH3).

4.3 Medi¸cões realizadas na electrónica analógica e digital

O sinal à entrada do comparador corresponde à resposta do pré-amplificador a um sinal vindo do gerador de sinais com 110 mV de amplitude e uma largura a meia altura de 100 ns. Neste caso o ganho teórico do pré-amplificador é de 18,5×.

Na Figura 4.10 é monitorizada a varia¸cão da tensão de compara¸cão no comparador com histerese, como consequência da activa¸cão do comparador pelo sinal proveniente dos pré- amplificadores. Os diferentes valores da tensão de compara¸cão nos quatro gráficos apresentados, são obtidos por interrup¸cão do paralelo de duas resistências conectado à entrada positiva do comparador inversor, como foi referido na Seçcão 2.2.2.3.

Figura 4.10: Medi¸cão do sinal à sa´ıda do pré-amplificador (CH3) e do sinal referente à tensão de compara¸cão do comparador (CH4). Os limites de compara¸cão teóricos, inferior e superior, são, respectivamente (em millivolt): (SE) -510 e -210; (SD) -340 e -140; (IE) -420

e -170; e (ID) -290 e -120

O sinal utilizado na entrada do comparador para medi¸cão dos limites de compara¸cão, corresponde à resposta do pré-amplificador e um sinal gerado no gerador de sinais com 110

mV e uma largura a meia altura de 100 ns. O pr´e-amplificador foi configurado, neste caso,

para um ganho teórico de 18,5×. Os limites aproximados, inferior e superior, da tensão de compara¸cão obtidos nesta medi¸cão, são respectivamente: (SE) -470 e -260; (SD) -340 e -150; (IE) -430 e -180; e (ID) -290 e -120.

Na Figura 4.11 é poss´ıvel observar a forma do sinal à sa´ıda do integrador (CH4), quando a via lenta é estimulada por 6 diferentes sinais, gerados com o gerador de sinais (CH2). Nesta medi¸cão pretende-se verificar como é que a electrónica da via lenta se comporta perante as

Cap´ıtulo 4. Testes e Resultados

diferentes caracter´ısticas, de amplitude e largura no tempo, do sinal que simula a sa´ıda dos PMTs.

Figura 4.11: Medi¸cão do sinal à sa´ıda do integrador em resposta a diferentes sinais do gerador. A amplitude e a largura a meia altura dos sinais gerados são, respectivamente: (SE) 100 mV - 110 ns, (SC) 140 mV - 110 ns, (SD) 180 mV - 110 ns, (IE) 150 mV - 70 ns,

(IC) 150 mV - 100 ns e (ID) 150 mV - 130 ns.

Para verificar a rela¸cão de proporcionalidade entre a área do sinal de entrada (relembrando que esta área é proporcional à energia depositada no PMT) e a tensão de sa´ıda do integrador, comparou-se, utilizando o resultado de duas medi¸cões – neste exemplo as dos gráficos (IE) e (ID), – a razão entre as áreas dos sinais de entrada com a razão entre as respectivas tensões `

a sa´ıda do integrador. Assim, nos gr´aficos (IE) e (ID) observa-se que os sinais de entrada

possuem, respectivamente, uma área de 150×70=10500 e 150×130=19500 e que as tensões à

sa´ıda do integradores valem, respectivamente, ∼2 V e ∼3.75 V . A razão entre as áreas dos sinais de entrada e a razão entre as tensão de integra¸cão são, respectivamente, 1.86 e 1.87.

Para fazer esta medi¸cão utilizou-se o valor m´ınimo do ganho dos pré-amplificadores (9.57×). No entanto, é poss´ıvel observar nos gráficos (SD) e (ID) que o resultado da integra¸cão se aproxima da tensão de satura¸cão (o ampop utilizado no integrador, o LM6171, possui uma alimenta¸cão positiva de 5 V). Note que isto se verifica apesar de serem utiliza- dos neste exemplo sinais de PMT simulados com área inferior à do sinal modelo descrito no cap´ıtulo 2.1.3 como sendo o sinal mais provável emitido pelos PMTs reais.

O gr´afico da Figura 4.12 mostra o sinal do integrador no processo de descarga, ap´os

este ter-se carregado até um valor próximo da tensão de satura¸cão do AmpOp. Aqui é poss´ıvel medir aproximadamente a constante de tempo de descarga da malha RC existente na retroaçcão do ampop que constitui o integrador. O valor desta constante de tempo é de

4.3 Medi¸cões realizadas na electrónica analógica e digital

aproximadamente 10 µs. Este valor ´e inferior (cerca de metade) ao valor da constante de

tempo simulada na seçcão 2.2.2.3, que é aproximadamente 22 µs .

Figura 4.12: Medi¸c˜ao da constante de tempo de descarga do condensador.

Nos dois gráficos apresentados na Figura 4.13 é poss´ıvel observar a re-inicializa¸cão do integrador (CH2), após a activa¸cão do sinal que a ordena (CH3). Este sinal digital responsável pela re-inicializa¸cão dos integradores, provém da FPGA e activa o interruptor que curto-

circuita a malha RC na retroac¸c˜ao do integrador, promovendo a sua descarga abrupta. O

gráfico da esquerda corresponde a uma situa¸cão em que só um PMT é activado; neste caso ´

e detectado um evento inválido, e a re-inicializa¸cão do integrador dá-se antes de se concluir o processo de integra¸cão. O gráfico da direita corresponde a uma situa¸cão em que existe coincidência dos sinais provenientes dos PMTs; neste caso é detectado um evento válido, e a re-inicializa¸cão do integrador dá-se depois de conclu´ıdo o processo de conversão AD dos 4 canais da placa analógica protótipo. O ADC implementado na placa protótipo de teste opera

a uma frequˆencia de 12 MHz, o que se traduz num per´ıodo de 83 ns. Como o ADC processa

os canais lentos a cada ciclo de rel´ogio e os valores de latˆencia das restantes componentes

s˜ao pequenos quando comparados com o per´ıodo do ADC, o tempo de convers˜ao AD dos 4

canais pode ser aproximado por 4 ciclos rel´ogio do ADC, que ´e 4×83 ns = 332 ns.

O osciloscópio mostra algumas oscila¸cões na monitoriza¸cão do sinal proveniente da FPGA, durante a medi¸cão do sinal de re-inicializa¸cão dos integradores, devido às capacidades pa-

rasitas criadas no acoplamento da ponta de prova com o local da medi¸c˜ao. No entanto, ´e

poss´ıvel verificar que o integrador descarrega depois de ser activado (a ’0’) o sinal da FPGA que controla os interruptores encarregues da descarga. O sinal da FPGA poder´a ser alargado, caso seja necess´ario.

Cap´ıtulo 4. Testes e Resultados

Figura 4.13: Monitoriza¸cão do sinal à sa´ıda do integrador, e do sinal proveniente da FPGA que activa o interruptor encarregue de limpar este integrador. Na figura à esquerda a re- inicializa¸cão do integrador sucede-se a um evento inválido, e à direita sucede-se a um evento

v´alido.

Na medi¸c˜ao representada na Figura 4.14, pretende-se verificar a resposta dos integradores de dois canais diferentes da via lenta ao mesmo est´ımulo. Estes dois canais apresentam o

mesmo ganho nos pr´e-amplificadores. No entanto, pode-se observar que existem pequenas

discrepˆancias nos dois sinais medidos. Este problema pode ser corrigido utilizando um sis-

tema mais fino de ajuste de ganho para calibrar os pr´e-amplificadores como, por exemplo,

recorrer a um potenci´ometro.

Figura 4.14: Medi¸c˜ao dos sinais provenientes dos integradores de dois canais diferentes da via lenta, (CH2) e (CH3), em resposta ao mesmo estimulo (CH1).

De modo a testar o funcionamento do multiplexer, que responde aos sinais de controlo provenientes da FPGA, fez-se o seguinte: gerou-se um evento válido, e for¸cou-se a re-inicializa¸cão de 3 dos 4 canais da placa analógica de testes, permitindo que apenas a um canal (o canal de entre os 4 que não foi ”limpo”) mantivesse a carga acumulada no processo de integra¸cão. Na ocorrência de um evento válido, a electrónica digital de controlo selecciona sequencialmente,

por interm´edio do multiplexer 4:1, qual dos 4 canais conecta ao ADC durante o processo de

No documento Contribuição para a realização do sistema MiniPET: projecto do sistema digital de controlo e da electrónica de vanguarda (páginas 101-109)