3.3 Arquitectura da electr´ onica digital
3.3.2 M´ odulos Synchronize Gama 1 e Synchronize Gama 2
Os m´odulos Synchronize Gama 1 e Synchronize Gama 2 sincronizam os sinais
provenientes das vias r´apidas (nunca se deve receber directamente num sistema s´ıncrono sinais ass´ıncronos provenientes do exterior), e cancelam o eventual processamento de um evento anterior, como j´a se disse. Assim evita-se a contabiliza¸c˜ao de valores de energia adulterados sempre que haja a sobreposi¸c˜ao de eventos, o que atendendo `as taxas de aquisi¸c˜ao previstas ´
e pouco prov´avel. Nesta situa¸c˜ao, em que ocorre sobreposi¸c˜ao de eventos, este m´odulo encarrega-se da re-inicializa¸c˜ao dos integradores das vias lentas.
Estes m´odulos encarregam-se tamb´em de limpar os integradores caso seja detectado um
evento inv´alido pelo m´odulo Coincidence Detection (este m´odulo ser´a descrito j´a de se- guida). Em caso contr´ario, se for detectado um evento v´alido (esta tarefa fica tamb´em a
cargo do m´odulo Coincidence Detection), estes m´odulos avisam o restante sistema digital
da conclus˜ao do processo de integra¸c˜ao. De seguida, d´a-se in´ıcio `a convers˜ao AD de todos os sinais das vias lentas e ao armazenamento em mem´oria dos respectivos dados, ap´os o que este m´odulo efectua, mais uma vez, a re-inicializa¸c˜ao dos integradores.
3.3 Arquitectura da electr´onica digital
3.3.2.1 Diagrama de blocos
O diagrama de blocos dos m´odulos Synchronize Gama 1 e Synchronize Gama 2,
evidenciando os respectivos sinais de I/O, est´a representado na Fig. 3.5. Estes m´odulos s˜ao estruturalmente iguais e conectam, respectivamente, `as vias r´apidas associadas aos detectores 1 e 2. Os seus sinais de I/O s˜ao:
pmt_d12: este sinal ´e proveniente da via r´apida associada ao detector correspondente. clear_int: quando activado a ’1’, efectua a re-inicializa¸c˜ao (”reset”) de todos os
integradores das vias lentas.
cd_invalid_event: ´e activo a ’1’, e indica neste caso que n˜ao houve coincidˆencia pois s´o um detector apresentou actividade.
adc_load_done: ´e activo a ’1’, e indica a conclus˜ao do processo de convers˜ao dos
sinais das vias lentas efectuado pelos ADCs; ´e proveniente do m´odulo Mux ADC
Controller.
sg_event: ´e activo a ’1’, indicando a ocorrˆencia de um evento no detector correspon- dente.
sg_event_n: ´e activo a ’1’, indicando a extin¸c˜ao do evento no detector correspondente. sg_abort: ´e activo a ’1’, fazendo abortar todo o processo de convers˜ao e armazena-
mento.
Synchronize
_Gama
pmt_d12 cd_invalid_event adc_load_done sg_event sg_event_n clk_0 rst_0 FPGA clear_int sg_abortFigura 3.5: Esquema dos sinais de entrada/sa´ıda (I/O) do m´odulo Synchronize Gama.
O sinal de entrada pmt_d12 ´e estimulado pela via r´apida correspondente, quando esta
Cap´ıtulo 3. Controlo digital
clk_0 e redireccionado para o sinal de sa´ıda sg_event, o qual se mant´em activo a ’1’ durante um per´ıodo idˆentico ao do sinal pmt_d12. Ap´os a desactiva¸c˜ao do sinal pmt_d12, o sinal
sg_event_n ´e activado para ’1’ no reset do sinal sg_event. Uma vez estimulado o sinal
pmt_d12, este m´odulo mant´em-se num estado latente, s´o voltando a ficar dispon´ıvel:
quando os sinais de sa´ıda sg_event de ambos os m´odulos, Synchronize Gama 1 e
Synchronize Gama 2, n˜ao coincidem temporalmente, ou seja, n˜ao correspondem a
um evento v´alido – activa¸c˜ao do sinal de entrada cd_invalid_event;
quando o processo de convers˜ao digital da carga de todos os integradores por parte das ADCs ´e dada como conclu´ıda – activa¸c˜ao do sinal de entrada adc_load_done;
ou pelo aparecimento de um outro evento antes da conclus˜ao de processo de convers˜ao digital dos sinais na sa´ıda de todos os integradores – reactiva¸c˜ao do sinal pmt_d12 antes da activa¸c˜ao do sinal adc_load_done, o que se traduz numa adultera¸c˜ao no valor da carga armazenada nos integradores.
Sempre que um dos trˆes acontecimentos anteriores ocorre, o sinal de sa´ıda sg_abort ´e activado. A activa¸c˜ao deste sinal permite interromper abruptamente a opera¸c˜ao dos m´odulos Coincidence Detection e Mux ADC Controller, que de imediato reiniciam.
3.3.2.2 M´aquina de estados
O funcionamento dos m´odulos Synchronize Gama 1 e Synchronize Gama 2 ´e descrito
pela m´aquina de estados (ME) representada na Fig. 3.6. Trata-se de uma m´aquina do tipo
Moore, caracterizada pelo facto dos seus sinais de sa´ıda n˜ao dependerem directamente dos
sinais de entrada, mas apenas do estado da m´aquina. A ME est´a sujeita a um rein´ıcio
s´ıncrono por activa¸c˜ao do sinal global de reinicializa¸c˜ao do sistema, rst_0, e as transi¸c˜oes entre estados d˜ao-se em sincronismo com o sinal de rel´ogio global do sistema, clk_0.
Os sinais de entrada pmt_d12, cd_invalid_event e adc_load_done controlam as transi¸c˜oes entre estados, e os sinais de sa´ıda sg_event, sg_event_n e sg_abort constituem as sa´ıdas deste sistema s´ıncrono.
A ME dos m´odulos Synchronize Gama 1 e Synchronize Gama 1 apresenta quatro
estados: st1 INIT, st2 EVENT, st3 WAIT e st4 CONFIRM D12 N, sendo iniciada ou reini-
cializada no estado st1 INIT. Quando o sinal pmt_d12 ´e activado (com ’1’), a ME transita
3.3 Arquitectura da electr´onica digital st1_INIT st4_CONFIRM _D12_N --- sg_abort<=1 clear_int<=1 st3_WAIT --- sg_event_n<=1 st2_EVENT --- sg_event<=1 Início _______ pmt_d12 pmt_d12 pmt_d12 pmt_d12 OR adc_load_done OR cd_invalid_event _______ pmt_d12 _______ pmt_d12 cd_invalid_event senão pmt_d12
Figura 3.6: M´aquina de estados de controlo dos m´odulos Synchronize Gama (uma por cada m´odulo).
para o estado st2 EVENT, onde permanece enquanto o sinal pmt_d12 se mantiver activo. Ainda no estado st2 EVENT, se o sinal pmt_d12 retornar a ’0’ a ME transita para o estado st3 WAIT, mas se, entretanto, antes disto acontecer, o sinal cd_invalid_event for activado,
a ME transita directamente para o estado st4 CONFIRM D12 N. A ME mant´em-se no estado
st3 WAIT at´e que um sinal resultante do ”OR” l´ogico dos sinais pmt_d12, adc_load_done e
cd_invalid_event seja activado a ’1’, implicando esse evento a sua transi¸c˜ao para o estado
st4 CONFIRM D12 N. Uma vez no estado st4 CONFIRM D12 N ´e garantido que o sinal
pmt_d12 retorna a ’0’ e a ME regressa para o estado inicial, st1 INIT. Esta explica¸c˜ao das transi¸c˜oes ´e clara na Fig. 3.6.
O sinal sg_event encontra-se a ’1’ enquanto a ME se mantiver no estado st2 EVENT, o sinal sg_event_n encontra-se a ’1’ enquanto a ME se mantiver no estado st3 WAIT, e os sinais sg_abort e clear_int encontram-se a ’1’ enquanto a ME se mantiver no estado st4 CONFIRM D12 N.
Cap´ıtulo 3. Controlo digital
3.3.2.3 An´alise temporal
Na Fig. 3.7 ´e representado o exemplo de um diagrama temporal12 do m´odulo Synch-
ronize Gama, onde ´e poss´ıvel observar o comportamento dos sinais clear_int, sg_event,
sg_event_n e sg_abort em resposta a trˆes situa¸c˜oes diferentes, consoante a validade do
evento.
Caso_1 Caso_2
Caso_3 Tempo(ns)
Figura 3.7: Diagrama temporal do m´odulo Synchronize Gama.
Nos trˆes casos assinalados na Fig. 3.7, a activa¸c˜ao s´ıncrona de sg_event sucede-se `a chegada ass´ıncrona do sinal pmt_d12, proveniente da via r´apida associada a um dos detecto- res. No Caso 3, o sinal pmt_d12 ´e consecutivamente activado antes da activa¸c˜ao dos sinais
adc_load_done ou cd_invalid_event, que indicam a finaliza¸c˜ao de uma convers˜ao. Este
Caso 3 representa a situa¸c˜ao de sobreposi¸c˜ao de eventos (sem haver tempo para terminar o processamento do primeiro deles) j´a referida. Nos Caso 2 e Caso 3, a desactiva¸c˜ao ass´ıncrona da entrada pmt_d12 promove o sinal sg_event a ’0’ e o sinal sg_event_n a ’1’, o que indica a
ausˆencia de actividade no detector. No final de cada caso, os sinais sg_event e sg_event_n
sofrem reset, e os sinais clear_int e sg_abort s˜ao activados, mas por raz˜oes diferentes:
no Caso 1 devido `a activa¸c˜ao de sinal adc_load_done; no Caso 2 como consequˆencia da ac- tiva¸c˜ao do sinal cd_invalid_event (pois n˜ao h´a coincidˆencia de eventos nos dois detectores, o que n˜ao ´e vis´ıvel naquele diagrama); e no Caso 3 sucedem-se `a activa¸c˜ao do sinal pmt_d12 que indica a sobreposi¸c˜ao de eventos.
12
Chama-se a aten¸c˜ao para o facto de a escala de tempo e a dura¸c˜ao dos sinais exibidas nos diagramas temporais serem por vezes qualitativas, para ser poss´ıvel representar os aspectos importantes numa figura de dimens˜ao aceit´avel.
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