Existem diversos circuitos para realizar a conversão AD dos quais podemos citar o sigma-delta, dupla rampa, aproximação sucessiva (aritmética, delta e geométrica), pipeline e o conversor fash. A escolha da arquitetura depende da aplicação, da frequência de amostragem e do número de bits desejado (Figura 8.25).
Figura 8.25: Arquiteturas de conversores analógico para digital, sua frequência máxima de amostragem e resolução.
8.5.1 Conversor fash
No conversor fash (Figura 8.26) um circuito analógico com diversos comparadores de tensão produzem um sinal digital que, após ser fornecido a um codifcador com prioridade, resulta em um número digital proporcional a tensão analógica de entrada do circuito (Tabela 8.2). Esta é a arquitetura de conversor AD mais rápida pois é puramente combinacional, entretanto a complexidade do circuito cresce rapidamente com o número de bits (o número de entradas do comparador é igual a 2n, onde n é o número de bits do AD) e isso limita a resolução destes conversores..
V entrada C3 C2 C1 D1 D0
0 1 1 1 0 0
1 1 1 0 0 1
2 1 0 0 1 0
3 0 0 0 1 1
Figura 8.26: Conversor fash
Resumindo estes conversores são muito rápidos, muito caros, e apresentam número reduzido de bits.
8.5.2 Conversor por aproximação sucessiva
Em um conversor por aproximação sucessiva as estimativas do valor digital correspondente a entrada analógica são produzidas internamente no conversor. Estas estimativas são convertidas por um DA e comparadas analogicamente com o sinal de entrada até que o valor digital estimado seja equivalente ao valor analógico de entrada. Um diagrama esquemático deste tipo de conversor é apresentado na Figura 8.27.
No circuito da Figura 8.27 um sinal Iniciar dispara o início de uma conversão. A máquina sequencial amostra o sinal de entrada, zera o registrador de aproximações sucessivas (SAR) e testa a saída do comparador analógico. O SAR é atualizado em função da saída do comparador analógico e um novo ciclo de comparação e atualização do SAR se inicia. O processo é repetido até que o valor digital correspondente a entrada analógica seja determinado. Neste ponto a máquina sequencial carrega o valor do SAR para saída.
Figura 8.27: Conversor AD por aproximação. SAR é o registrador de aproximações sucessivas. Diferentes algoritmos podem ser empregados para a atualização do SAR. O mais simples zera o SAR e incrementar o seu valor até que a saída do comparador mude. Este algoritmo, chamado de aproximação aritmética, é muito lento e não costuma ser implementado, mas uma variação dele, aproximação por rastreio ou delta, ainda é encontrado em alguns conversores. Na aproximação por rastreio o contador não é zerado e o contador do SAR é incrementado ou decrementado para rastrear as mudanças na entrada. O algoritmo mais comum, entretanto, é o de aproximação geométrica, onde o registrador SAR é inicializado com metade do seu valor máximo. Dependendo do resultado da comparação a próxima atualização leva o SAR para a metade de cima ou metade de baixo da sua faixa. O processo se repete para cada bit do AD. A aproximação realizada assim tem número fxo de pulsos de clock (equivalente ao número de bits do SAR) e é mais comum entre os AD, na verdade, é tão comum que normalmente é chamada apenas de aproximação sucessiva.
Apesar do número de pulsos de clock necessários para a conversão ser fxo (aproximação geométrica) o tempo para a conversão aumenta muito com o número de bits pois com o aumento da resolução é necessário esperar mais tempo até que todos os sinais analógicos estabilizem com um erro menor do que o da resolução. Por esta razão, quando o número de bits aumenta muito uma outra topologia costuma ser empregada.
8.5.3 Conversor pipeline
Uma alternativa intermediária entre o conversor fash e o de aproximação sucessiva (geométrica) é o conversor pipeline, que divide a conversão em diferentes estágios de poucos bits, mas muito rápidos. Uma possível implementação é apresentada na Figura 8.28. No esquema, o sinal analógico é convertido por um AD fash de poucos bits, rápido, e este valor digital é reconvertido para analógico e subtraído do sinal original. O estágio seguinte de conversão usa uma estrutura semelhante e melhora a aproximação com mais bits. Ao fnal, uma lógica de correção e, eventualmente, uma tabela de calibração implementada em memória, são utilizadas para corrigir os erros propagados nos diferentes estágios.
Figura 8.28: Conversor analógico para digital pipeline. 8.5.4 Conversores sifma-delta
Um conversor sigma-delta sempre é implementado conforme indicado na Figura 8.29. Um modulador sigma-delta (neste texto os termos sigma-delta ou delta-sigma são usados como sinônimo) que transforma a entrada, seja ela o sinal analógico ou digital, em uma sequência de bits 0 e 1 (bit stream). Esta sequência de bits passa por um fltro passa baixas para completar a conversão. Se a entrada é analógica e a saída é digital, o modulador deve ser analógico e o fltro passa baixas deve ser digital. Se a entrada é digital e a saída é analógica o modulador deve ser digital e o fltro analógico. O fltro passa baixas funciona como um circuito calculador de valor médio pois pode-se demonstrar matematicamente que a média do sinal bitstream é igual à média do sinal de entrada.
Figura 8.29: Diagrama esquemático de um conversor sigma-sigma.
Como os valores de saída são obtidos após uma fltragem passa baixas (estimativa do valor médio) é necessário obter muitas amostras do sinal no modulador sigma-delta antes de ter um resultado da conversão, mas, mesmo assim, sempre existirá um ripple de saída (ruído). Uma maneira de diminuir o ruído é aumentar a frequência do modulador sigma-delta. Estes moduladores funcionam muito acima da frequência de Nyquist, fazendo o que se chama de oversampling ou sobreamostragem. Moduladores de primeira ordem para um conversor AD e outro para um conversor DA são apresentados nas (Figuras 8.30 e 8.31). Na verdade duas coisas podem ser feitas para melhorar a razão sinal ruído, uma é o aumento da frequência do modulador outra é o aumento das realimentações do conversor aumentando sua ordem de 1 para 2, 3, 4 ou 5. Uma relação entre a frequência de amostragem, a ordem do conversor e a relação sinal ruído de cada modelo de conversor sigma-delta pode ser visto na Figura 8.32.
Figura 8.30: Conversor analógico para digital sigma-delta.
Figura 8.31: Conversor digital para analógico sigma-delta. MS bit é o bit mais signifcativo (equivalente a comparação). DDC é um conversor digital para digital.
Figura 8.32: Relação sinal ruído versus frequência de amostragem. htp://www.beis.de/Elektronik/DeltaSigma/DeltaSigma.html 8.5.5 Dupla rampa
O conversor dupla rampa, usado em multímetros, é muito preciso, mas muito lento. Numa primeira etapa este conversor integra a tensão desconhecida da entrada por um tempo fxo e conhecido, determinado por um contador. Qando o bit mais signifcativo do contador é ativado ele troca a posição de uma chave na entrada do circuito. Logo a seguir, é realizada uma integração de uma tensão conhecida, interna ao conversor, num tempo desconhecido, mas tal que permita a
tensão na saída do integrador retornar a zero. Como resultado este tempo será proporcional a tensão de entrada desconhecida. Um diagrama esquemático deste contador é apresentado na Figura 8.33 e a forma de onda na saída do integrador é mostrada na Figura 8.34.
Figura 8.33: Diagrama esquemático do conversor dupla rampa.
Figura 8.34: Forma de onda na saída do integrador do conversor dupla rampa.
Com este procedimento é possível obter duas equações e duas incógnitas que nos permitem equacionar o conversor da seguinte forma:
Δ V1=−R1 ⋅C⋅(Vin⋅2n⋅Δ t ) (8.13) Δ V2=− 1 R⋅C⋅(Vref⋅λ⋅Δ t) (8.14) Δ V1+ΔV2=0 (8.15) 1 R⋅C⋅(Vin⋅2n ⋅Δ t)= 1 R⋅C⋅(Vref⋅λ⋅Δ t) (8.16)
Vin=λ⋅Vref
2n (8.17)
8.5.6 Conversores por larfura de pulso ou frequência
Circuitos para medida de tempo e de frequência também podem ser considerados, de uma certa forma, conversores AD. Uma grandeza analógica proporcional a frequência de um sinal ou ao intervalo de tempo em que um sinal permanece ativo pode ser convertidas para digital utilizando-se os circuitos contadores e temporizadores. A precisão pode ser grande nestes sistemas, mas a velocidade de conversão usualmente é pequena.